特許
J-GLOBAL ID：200903067865748518
半導体装置及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願2002-240269
公開番号（公開出願番号）：特開2004-079878
出願日： 2002年08月21日
公開日（公表日）： 2004年03月11日
要約：
【課題】MOS型バイポーラ素子のターンオン時に生じる負性抵抗、耐圧のソフト化、リーク電流の増大を防ぐことが可能となる半導体装置を提供する。【解決手段】前記第1導電型半導体基板101の第1主面に形成された第2導電型ベース層102と、前記第2導電型ベース層102に形成されたゲート電極105と、前記第2導電型ベース層102の表面に形成された第1導電型エミッタ層107と、前記第1導電型半導体基板101内に形成された第1導電型フィールドストップ層109及び第1導電型リークストップ層110と、前記第1導電型リークストップ層110に接するよう形成された前記第2導電型コレクタ層111と、前記第1導電型エミッタ層107及び前記第2導電型ベース層102上に形成された第1主電極108と、前記第2導電型コレクタ層上に形成された第2主電極112とを具備する。【選択図】 図1
請求項（抜粋）：
第1導電型半導体基板と、
前記第1導電型半導体基板の第1主面に形成された第2導電型ベース層と、
前記第2導電型ベース層の表面領域に形成された第1導電型エミッタ層と、
前記第2導電型ベース層に接するよう形成されたゲート絶縁膜と、
前記ゲート絶縁膜に接するよう形成されたゲート電極と、
前記第1導電型半導体基板内に形成された第1導電型フィールドストップ層と、前記第1導電型半導体基板の第2主面に形成された第2導電型コレクタ層と、
前記第1導電型フィールドストップ層と前記第2導電型コレクタ層の間に設けられ、少なくとも前記第2導電型コレクタ層に接するように形成された第1導電型リークストップ層と、
前記第1導電型エミッタ層及び前記第2導電型ベース層上に形成された第1主電極と、
前記第2導電型コレクタ層に形成された第2主電極と、
を具備したことを特徴とする半導体装置。
IPC (1件)：
FI (2件)：
H01L29/78 655B
, H01L29/78 653A
