特許

J-GLOBAL ID：200903067869753990

マルチプロセッサシステム

発明者： 志村 勝治
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願2002-324183
公開番号（公開出願番号）：特開2004-157865
出願日： 2002年11月07日
公開日（公表日）： 2004年06月03日
要約：

【課題】プロセッサ間のデータ受け渡しを行う場合に、同時アクセスによるデータの取り違えを抑制することができるマルチプロセッサシステムを提供する。【解決手段】第1プロセッサ101により第1バンク103および第2バンク104のうちのいずれかを自プロセッサ101および第2プロセッサ102がアクセスするかを決定する制御データが書き込まれ、第2プロセッサ102から制御データの読み出しのみが可能なアクセスバンク制御レジスタ111と、第1または第2のプロセッサからはアクセスバンク制御レジスタに設定された制御データにより割り当てられている第1バンク103にのみアクセス可能とする第1メモリコントローラ112と、第1または第2のプロセッサからはアクセスバンク制御レジスタに設定された制御データにより割り当てられている第2バンク104にのみアクセス可能とする第2メモリコントローラ113とを有する。【選択図】 図1

請求項（抜粋）：

複数のプロセッサでメモリを共有するマルチプロセッサシステムであって、 上記メモリは、少なくとも2つ以上の複数のバンクを含み、 上記複数のプロセッサの各々が、上記複数のバンクのいずれにアクセスするかを決定する制御データが設定され、当該制御データは書き換え可能な制御データ設定手段と、 上記各プロセッサからの上記バンク構成を有する上記メモリに対するアクセスが発生した際には、各プロセッサからは、必然的に、上記制御データ設定手段に設定された制御データにより割り当てられているバンクにのみアクセス可能となるような制御を行う制御手段と を有するマルチプロセッサシステム。

IPC (4件)：

G06F12/00 ,  G06F12/06 ,  G06F15/167 ,  G06F15/177

FI (4件)：

G06F12/00 570A ,  G06F12/06 525A ,  G06F15/167 A ,  G06F15/177 682B

Fターム (10件)：

5B045CC01 ,  5B045DD01 ,  5B045DD02 ,  5B045EE03 ,  5B045EE18 ,  5B045EE27 ,  5B060CA12 ,  5B060CD13 ,  5B060KA02 ,  5B060KA05