特許

J-GLOBAL ID：200903067908706938

半導体集積回路

発明者： 鈴川 一文 ,  河合 洋造
出願人/特許権者： 株式会社日立製作所 ,  株式会社日立超エル・エス・アイ・システムズ
代理人 (1件)： 玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願平11-301981
公開番号（公開出願番号）：特開2001-127250
出願日： 1999年10月25日
公開日（公表日）： 2001年05月11日
要約：

【要約】【課題】 ノンオーバラップ2相クロック信号を発生するための回路を含む半導体集積回路の小型化を図る。【解決手段】 ノンオーバラップクロック信号を生成するためのクロックドライバと、上記クロックドライバから出力されたノンオーバラップクロック信号に基づいて動作される論理回路とを含んで成るモジュール(41〜43)が複数個形成されるとき、半導体集積回路の外部から取り込まれたノンオーバラップ制御信号(Vr)によってトランジスタのオン抵抗が変えられることでキャパシタの充電時間又は放電時間が制御されるため、半導体集積回路(50)の内部には当該ノンオーバラップ制御信号を生成するための回路を形成する必要がないので、その分、チップ占有面積の低減を図ることができる。

請求項（抜粋）：

複数のクロック信号を生成するためのクロックドライバと、上記クロックドライバから出力された複数のクロック信号に基づいて動作される論理回路とを含んで成るモジュールが複数個形成され、上記クロックドライバは、入力されたクロック信号に従って充放電が行われるキャパシタと、上記半導体集積回路の外部から取り込まれた制御信号によってオン抵抗が変えられることで上記キャパシタの充電時間又は放電時間を制御するためのトランジスタと、論理しきい値に基づいて上記キャパシタの端子電圧の論理判定を行うための論理ゲートとを含んで成ることを特徴とする半導体集積回路。

IPC (3件)：

H01L 27/04 ,  H01L 21/822 ,  H03K 5/151

FI (2件)：

H01L 27/04 F ,  H03K 5/15 C

Fターム (17件)：

5F038AV06 ,  5F038BB07 ,  5F038BB08 ,  5F038BG05 ,  5F038CA02 ,  5F038CA03 ,  5F038CD06 ,  5F038CD08 ,  5F038DF04 ,  5F038DF05 ,  5F038DF11 ,  5F038EZ20 ,  5J039EE04 ,  5J039EE21 ,  5J039EE27 ,  5J039KK10 ,  5J039MM04