絶縁ゲート型半導体装置およびその製造方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：芝野正雅
公報種別：公開公報
出願番号（国際出願番号）：特願2001-188970
公開番号（公開出願番号）：特開2003-008008
出願日： 2001年06月22日
公開日（公表日）： 2003年01月10日
要約：

【要約】【課題】プレーナー型トランジスタのオン抵抗を低減するには微細化によりセル密度を向上するなど、装置やリソグラフィー技術に依存する点が多かった。さらに微細化をすすめると、スケーリング則によりゲート長も縮小し、印加するゲート電圧によっては、耐圧が劣化するなどの問題があった。【解決手段】本発明はプレーナー型トランジスタのゲート電極層とチャネル層を交互に積層した多層構造とするもので、プレーナー型トランジスタを並列に接続した構造が実現でき、ゲート幅も積層数に比例して増加する。これにより微細化の装置および技術に依存することなく、装置の総オン抵抗を低減できるものである。

請求項（抜粋）：

一導電型の半導体基板表面の1つのチャネル層と、前記チャネル層の表面に離間して設けられた逆導電型の1つのソース領域およびドレイン領域と、前記ソース領域およびドレイン領域と隣接した前記チャネル層上に交互に積層された複数のゲート電極層および他のチャネル層とを具備することを特徴とする絶縁ゲート型半導体装置。

IPC (5件)：

H01L 29/78 , H01L 21/8234 , H01L 27/088 , H01L 29/43 , H01L 29/786

FI (6件)：

H01L 29/78 301 W , H01L 29/78 301 X , H01L 29/62 G , H01L 27/08 102 B , H01L 27/08 102 E , H01L 29/78 613 Z

Fターム (88件)：

4M104AA01 , 4M104BB01 , 4M104BB02 , 4M104BB18 , 4M104BB40 , 4M104CC01 , 4M104CC05 , 4M104DD06 , 4M104DD15 , 4M104DD35 , 4M104DD43 , 4M104DD55 , 4M104DD78 , 4M104DD92 , 4M104FF01 , 4M104FF06 , 4M104FF26 , 4M104GG09 , 4M104GG10 , 4M104GG14 , 4M104GG18 , 4M104HH20 , 5F048AA01 , 5F048AC06 , 5F048BA01 , 5F048BB02 , 5F048BB05 , 5F048BB19 , 5F048BD06 , 5F048BD09 , 5F048BG14 , 5F048CB08 , 5F110AA07 , 5F110BB12 , 5F110CC10 , 5F110DD05 , 5F110EE08 , 5F110EE09 , 5F110EE30 , 5F110EE33 , 5F110EE36 , 5F110EE41 , 5F110FF02 , 5F110FF22 , 5F110GG02 , 5F110GG12 , 5F110GG13 , 5F110GG22 , 5F110GG41 , 5F110HJ14 , 5F110HL03 , 5F110HL05 , 5F110HM02 , 5F110HM13 , 5F110HM17 , 5F140AA30 , 5F140AB04 , 5F140AB05 , 5F140BA01 , 5F140BB01 , 5F140BB06 , 5F140BC06 , 5F140BC11 , 5F140BC12 , 5F140BE07 , 5F140BE14 , 5F140BF04 , 5F140BF35 , 5F140BF42 , 5F140BF45 , 5F140BF47 , 5F140BF60 , 5F140BG12 , 5F140BG26 , 5F140BG30 , 5F140BG32 , 5F140BG38 , 5F140BG41 , 5F140BG43 , 5F140BG49 , 5F140BH05 , 5F140BH09 , 5F140BH10 , 5F140BH25 , 5F140BH26 , 5F140BJ26 , 5F140BJ28 , 5F140BK14

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