特許
J-GLOBAL ID：200903067975959042
誤り訂正符号処理回路及びその構成方法
発明者：
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出願人/特許権者：
代理人 (1件)：
志賀 正武
公報種別：公開公報
出願番号（国際出願番号）：特願平7-061380
公開番号（公開出願番号）：特開平8-265172
出願日： 1995年03月20日
公開日（公表日）： 1996年10月11日
要約：
【要約】【目的】 経済性に優れた誤り訂正符号処理回路及び処理回路構成法を提供することを目的としている。【構成】 8個のポートを有し、データ入力段に設けられるとともに、入力されたデータ列i1〜i8を上記8個のポートから並列に出力する直並列変換回路dと、この直並列変換回路dから出力される8個のデータに対して生成多項式による除算論理のkクロック分を1クロックで実現し、チェックビットa’1〜a’15を出力する論理演算回路と、上記チェックビットa’1〜a’15を書き込んでデータ列i1〜i8に付加するチェックビット書き込み回路CWとからなる。上記論理演算回路は、15個のシフトレジスタと16個の排他的論理和素子とを適切に結線して構成される。
請求項（抜粋）：
SDH光伝送システムに適用される誤り訂正ハミング符号を符号化および復号化する誤り訂正符号処理回路において、k(kは、k>1を満たす整数)個のポートを有し、データ入力段に設けられるとともに、入力されたデータ列を前記k個のポートから並列に出力する直並列変換回路と、前記直並列変換回路から出力されるk個のデータに対して生成多項式による除算論理のkクロック分を1クロックで実現し、チェックビットを出力する論理演算回路と、前記チェックビットを書き込んで前記データ列に付加するチェックビット書き込み回路とを具備することを特徴とする誤り訂正符号処理回路。
IPC (3件)：
H03M 13/00
, G06F 11/10 330
, H04B 10/00
H03M 13/00
, G06F 11/10 330 Q
, H04B 9/00 B
