特許
J-GLOBAL ID：200903067983590112
半導体装置及びその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-097516
公開番号（公開出願番号）：特開平11-003982
出願日： 1998年04月09日
公開日（公表日）： 1999年01月06日
要約：
【要約】【課題】 不揮発性メモリーセル内蔵のフラッシュ混載ロジックLSI等において、メモリーセル領域,周辺回路領域の高密度化とコストの低減とを図る。【解決手段】 周辺回路領域Rperiにおける基板面が、メモリーセル領域Rmemoの基板面よりも高くかつ浮遊ゲート電極112の上面と同じ高さである。浮遊ゲート電極112上にはゲート絶縁膜を挟んで制御ゲート電極111が、周辺回路領域Rperiの基板面上にはゲート絶縁膜を挟んでゲート電極113が形成されている。トレンチ分離構造の素子分離である埋め込み絶縁膜102の上面の高さ位置は、浮遊ゲート電極112の上面と同じ高さ位置にしてもよいし、制御ゲート電極111を積層膜で構成する場合には下層膜の上面と同じ高さ位置でもよい。メモリーセル領域Rmemoと周辺回路領域Rperiとの高低差を低減することができ、各領域Rmemo,Rperiで微細なパターンを形成することができる。
請求項（抜粋）：
メモリーセル領域及び周辺回路領域を有する半導体基板と、上記半導体基板のメモリーセル領域及び上記周辺回路領域において、それぞれ第1,第2の活性領域を取り囲むように形成された溝型の素子分離と、上記メモリーセル領域に配置され、少なくとも上記第1の活性領域内における半導体基板上にトンネル絶縁膜,浮遊ゲート電極,ゲート絶縁膜及び制御ゲート電極を順次設けてなる不揮発性メモリーセルと、上記周辺回路領域に配置され、少なくとも上記第2の活性領域内における半導体基板上にゲート絶縁膜及びゲート電極を順次設けてなる電界効果型トランジスタとを備えるとともに、上記第2の活性領域における半導体基板の上面の高さ位置は、上記第1の活性領域における半導体基板の上面の高さ位置よりも上方で、かつ上記浮遊ゲート電極の上面の高さ位置とほぼ同じであることを特徴とする半導体装置。
IPC (7件)：
H01L 27/115
, H01L 21/76
, H01L 27/10 461
, H01L 27/10 481
, H01L 21/8247
, H01L 29/788
, H01L 29/792
H01L 27/10 434
, H01L 27/10 461
, H01L 27/10 481
, H01L 21/76 L
, H01L 29/78 371
