特許

J-GLOBAL ID：200903067986609086

電力用半導体素子

発明者： 上野 勝典
出願人/特許権者： 富士電機株式会社
代理人 (1件)： 山口 巖
公報種別：公開公報
出願番号（国際出願番号）：特願平8-051291
公開番号（公開出願番号）：特開平9-246545
出願日： 1996年03月08日
公開日（公表日）： 1997年09月19日
要約：

【要約】【課題】ゲート電圧を印加しない状態で、ソース・ドレイン間の電流通路を高抵抗とするか、遮断することを可能とする。【解決手段】n+ ドレイン領域7上に、第2ドリフト領域6、第1ドリフト領域5が積層され、第1ドリフト領域5上にn+ ソース領域4とが形成され、n+ ソース領域4上にソース電極8が形成される。またゲート溝13の表面にゲート絶縁膜3が形成され、ゲート絶縁膜3上にゲート溝13を埋めるようにゲート電極2が形成される。このゲート電極2はp形の不純物原子をドーピングしたポリシリコンで形成し、ゲート電圧が印加されない状態でも空乏層11が拡がるようにして電流通路35を狭ばめて、素子のインピーダンスを増大させるか、単位セルの一層の微細化で、電流通路35を閉じてノーマリオフ型の素子とする。

請求項（抜粋）：

第一導電形半導体基板の第一主面の表面層に選択的に溝が形成され、該溝で囲まれた第一主面上にソース電極が形成され、該溝の表面上に絶縁膜を介してゲート電極が形成され、第二主面上にドレイン電極が形成されるトレンチ構造のMOSFETを構成するもので、ソース電極が前記溝を除く第一導電形半導体基板表面と接触し、ゲート電極が第二導電形半導体膜で形成されることを特徴とする電力用半導体素子。

IPC (3件)：

H01L 29/78 ,  H01L 21/28 ,  H01L 21/3205

FI (4件)：

H01L 29/78 653 C ,  H01L 21/28 K ,  H01L 21/88 J ,  H01L 29/78 652 H