特許

J-GLOBAL ID：200903068002365200

中央処理装置

発明者： 大 越 淳 史
出願人/特許権者： 東芝マイクロエレクトロニクス株式会社 ,  株式会社東芝
代理人 (1件)： 佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-287552
公開番号（公開出願番号）：特開平9-128233
出願日： 1995年11月06日
公開日（公表日）： 1997年05月16日
要約：

【要約】【課題】 従来の中央処理装置はレジスタ数及び命令セット数が多く、小規模のシステムには不向きであった。【解決手段】 データを保持する複数の汎用レジスタA、L、H、E、D、P、Bであって、一演算命令において演算結果、非演算側又は演算側のいずれかのデータを保持するように指定することが可能な汎用レジスタと、装置の状態に関する情報を保持するステータスレジスタFとを有し、汎用レジスタとステータスレジスタとが同一次元のアドレス上に配置されているレジスタ群11と、ステータスレジスタFが演算命令の対象となった場合、ステータスレジスタFに書き込まれているデータを読み出す時はこの読み出されたデータを強制的にゼロにして出力しステータスレジスタFにデータを書き込む時はこの書き込み命令を無視させるゼロレジスタ化手段とを備える。

請求項（抜粋）：

データを保持する複数の汎用レジスタであって、一演算命令において演算結果、非演算側又は演算側のいずれかのデータを保持するように指定することが可能な前記汎用レジスタと、装置の状態に関する情報を保持するステータスレジスタとを有し、前記汎用レジスタと前記ステータスレジスタとが同一次元のアドレス上に配置されているレジスタ群と、前記ステータスレジスタが演算命令の対象となった場合、前記ステータスレジスタに書き込まれているデータを読み出す時は、この読み出されたデータを強制的にゼロにして出力し、前記ステータスレジスタにデータを書き込む時はこの書き込み命令を無視させるゼロレジスタ化手段と、を備えることを特徴とする中央処理装置。

IPC (3件)：

G06F 9/305 ,  G06F 7/00 ,  G06F 9/34 330

FI (3件)：

G06F 9/30 340 F ,  G06F 9/34 330 ,  G06F 7/00 R