遅延回路

発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願平6-321288
公開番号（公開出願番号）：特開平8-162925
出願日： 1994年11月30日
公開日（公表日）： 1996年06月21日
要約：

【要約】【目的】遅延量切り換え時に入力側のクロック数と遅延出力側のクロック数の変化がなく、また切り換え時の時間制限のない遅延回路を提供する。【構成】複数の遅延素子4〜7からの遅延クロック信号4A〜6Aをクロックに同期して通過させるゲート回路81〜84と、各ゲート回路81〜84の出力の論理和をとるOR回路9とを備え、所望の遅延量に変更するときには、各ゲート回路81〜84への選択信号31A〜34Aにより、現在の遅延クロック信号と隣接した遅延クロック信号を同時に選択してこれらの論理和をとり、出力する。その後、現在の遅延クロック信号を非選択にし、次に選択された遅延クロック信号を選択する。これを順次繰り返して所望の遅延量に切り換える。

請求項（抜粋）：

クロック信号をそれぞれ異なる時間だけ遅延させて遅延クロック信号を出力する複数の遅延手段を備え、前記複数の遅延クロック信号を選択して、前記クロック信号の遅延量を切り換える遅延回路において、所望の遅延量に切り換えるときには、現在選択されている遅延手段の出力遅延クロックと、前記現在選択されている遅延手段の出力に隣接した遅延手段の出力遅延クロックとの論理和をとり、所望の遅延クロックを出力する遅延手段に切り換わるまで、順次隣接した遅延手段の出力遅延クロックの論理和をとることを特徴とする遅延回路。

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