特許
J-GLOBAL ID：200903068115460594
シングルチップ・マイクロコンピュータ
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-201688
公開番号（公開出願番号）：特開平6-052333
出願日： 1992年07月29日
公開日（公表日）： 1994年02月25日
要約：
【要約】 (修正有)【目的】 内部RAMのデータをソフトウェアの介入なしに任意のタイミングでリアルタイムにモニタする。【構成】 内部RAMを指示するアドレス値を保持するアドレス・レジスタ1,2と、その保持値と内部アドレス・バス201上のアドレス値とを比較し、一致する場合に一致信号101,102を出力するアドレス比較器3,4と、一致信号101,102をトリガ信号として、内部データ・バス202上のデータをラッチし、次のトリガ信号入力まで、データを保持するデータ・ラッチ回路5,6と保持されているデータとそのアドレス・レジスタ値を外部からのトリガ信号で外部に出力するとともに、外部からの内部RAMのアドレス値をアドレス・レジスタ1,2に再設定する制御回路7と、データ入出力用としてのシリアル・インタフェース回路8とを備えている。
請求項（抜粋）：
所定のタイミングで外部から入力されるアドレス値により設定される、一つ以上の任意の内部RAMアドレスに対応するRAMデータを、マイクロコンピュータ上のソフトウェア処理の介在なしに外部に対して出力するRAMデータの出力手段として、前記内部RAMアドレスを指示するアドレス値を保持するアドレス・レジスタと、所定の内部アドレス・バス上のアドレス値と、前記アドレス・レジスタに保持されるアドレス値とを比較して、両アドレス値が一致する場合においてのみ、所定レベルの一致信号を出力するアドレス比較器と、前記一致信号をトリガ信号として、所定の内部データ・バス上のデータをラッチし、次のトリガ信号として機能する次の一致信号が入力されるまでは、当該内部データ・バス上のデータを保持するデータ・ラッチ回路と、外部より入力される所定のトリガ信号により、前記データ・ラッチ回路に保持されているデータ、および当該データに対応するアドレス・レジスタ値を所定の手順により外部に出力するとともに、外部より入力される内部RAMのアドレス値を所定の手順により前記アドレス・レジスタに再設定する制御回路と、前記RAMデータの出力と、アドレス値の入力とを含む入出力作用を行うとともに、通常動作時におけるデータ入出力用として兼用されるシリアル・インタフェース回路と、を備えることを特徴とするシングルチップ・マイクロコンピュータ。
引用特許：
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