半導体集積回路装置

発明者： , , , ,
出願人/特許権者： ,
代理人 (1件)：筒井大和
公報種別：公開公報
出願番号（国際出願番号）：特願2001-028991
公開番号（公開出願番号）：特開2002-231826
出願日： 2001年02月06日
公開日（公表日）： 2002年08月16日
要約：

【要約】【課題】 MISFETの閾値電位の低下を防止し、また、MISFETのリーク電流を低減する技術を提供する。【解決手段】 nチャネル型MISFETもしくはpチャネル型MISFETのゲート電極9を、それぞれp型ウエル3およびn型ウエル4に対し斜め45°に形成する。その結果、MISFETの実効的なチャネル領域を長くすることができ、閾値電位の低下を防止することができる。また、チャネル領域の抵抗が増加し、リーク電流の低減を図ることができる。

請求項（抜粋）：

半導体基板上に、メモリセル形成領域と、相補型MISFETが形成される周辺回路領域とを有する半導体集積回路装置であって、(a)前記相補型MISFETを構成するnチャネル型MISFETは、前記周辺回路領域中のp型領域に形成され、(b)前記相補型MISFETを構成するpチャネル型MISFETは、前記周辺回路領域中のn型領域に形成され、(c)前記p型領域は、その周囲を分離絶縁膜で囲まれた略矩形状の領域であって、(d)前記n型領域は、その周囲を分離絶縁膜で囲まれた略矩形状の領域であって、(e)前記nチャネル型MISFETは、前記p型領域上にゲート絶縁膜を介して形成された第1のゲート電極であって、前記略矩形状のp型領域の対向する2辺を横切るよう延在し、これら2辺と延在方向がなす角θ(0°<θ<90°)となるよう形成された第1のゲート電極と、前記第1のゲート電極の両側に形成されたn型のソース、ドレイン領域とを有し、(f)前記pチャネル型MISFETは、前記n型領域上にゲート絶縁膜を介して形成された第2のゲート電極であって、前記略矩形状のn型領域の対向する2辺を横切るよう延在し、これら2辺と延在方向がなす角θ(0°<θ<90°)となるよう形成された第2のゲート電極と、前記第2のゲート電極の両側に形成されたp型のソース、ドレイン領域とを有していることを特徴とする半導体集積回路装置。

IPC (5件)：

H01L 21/8238 , H01L 27/092 , H01L 27/108 , H01L 21/8242 , H01L 29/78

FI (4件)：

H01L 27/08 321 D , H01L 27/10 671 Z , H01L 27/10 681 F , H01L 29/78 301 G

Fターム (48件)：

5F040DA00 , 5F040DA06 , 5F040DB03 , 5F040DC01 , 5F040EA08 , 5F040EC00 , 5F040EC02 , 5F040EC04 , 5F040EC07 , 5F040EC16 , 5F040EC20 , 5F040ED03 , 5F040EE01 , 5F040EF02 , 5F040EH01 , 5F040EH02 , 5F040EK05 , 5F040FA03 , 5F040FA07 , 5F040FA17 , 5F040FA18 , 5F040FA19 , 5F040FB02 , 5F040FC00 , 5F048AA07 , 5F048AB01 , 5F048AC03 , 5F048BA01 , 5F048BB01 , 5F048BB04 , 5F048BB06 , 5F048BB09 , 5F048BB11 , 5F048BB13 , 5F048BC06 , 5F048BD01 , 5F048BD04 , 5F048BE01 , 5F048BE03 , 5F048BF01 , 5F048BF07 , 5F048BF16 , 5F048BG14 , 5F048DA17 , 5F048DA19 , 5F048DA27 , 5F083NA01 , 5F083ZA04

前のページに戻る