特許
J-GLOBAL ID：200903068180329110
RAM装置
発明者：
出願人/特許権者：
代理人 (1件)：
内原 晋
公報種別：公開公報
出願番号（国際出願番号）：特願平3-196354
公開番号（公開出願番号）：特開平5-041098
出願日： 1991年08月06日
公開日（公表日）： 1993年02月19日
要約：
【要約】【構成】データ書き込み回路として、出力をハイインピーダンス状態にする機能およびセット,リセット機能を持つD-FF101をビット幅分だけ使用し、そのD-FF101の出力Q,Q(否定値)を対応するビット線に接続し、通常動作時には前記D-FF101を書き込みのためのデータドライバおよび読み出しのためのプリチャージャ回路として使用し、またテスト時に全てのD-FF101を同時にセットまたはリセットして全ビットに同一の0または1のデータ入力を設定するか、偶数ビットと奇数ビットとで逆の値に設定してビット長方向に0/1の交番パタンを設定するかを選択可能とする。【効果】RAM装置の基本回路に対して少しの回路増加で、チェッカーボード及びマーチングテストパタンのデータ発生を、RAMのビット幅及びワード長に関わらず2つのデータ信号と2つのコントロール信号と1つのクロック信号とで発生できる。
請求項（抜粋）：
複数のアドレス線と前記アドレス線に直行する複数のビット線対と入力アドレス信号により前記複数のアドレス線から所定のアドレス線を選択して前記所定のアドレス線に対応した記憶素子に前記ビット線対を介してデータを書き込み、また前記ビット線対をどちらも1に設定した後ビット線をフローティングにし、所定のアドレス線を選択して前記所定のアドレス線に対応した記憶素子から前記ビット線対を介してデータを読み出す回路を持つRAM装置に於て、ゲート回路の相補の出力を前記データ線対に接続し、外部信号により前記ゲート回路の出力をセット,リセット,ハイインピーダンスに設定可能とするビルト・イン・セルフ・テスト機能を設けたことを特徴とするRAM回路。
IPC (2件)：
G11C 29/00 303
, G11C 29/00
