特許
J-GLOBAL ID：200903068238337436
記憶装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
小鍜治 明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-103842
公開番号（公開出願番号）：特開平7-312083
出願日： 1994年05月18日
公開日（公表日）： 1995年11月28日
要約：
【要約】【目的】 読み出しから書き込みに切り換える際に、書き込み開始の時間的マージンを大きくし、高速な読み出し書き込み混合サイクルを実現する記憶装置を提供する。【構成】 アドレスストローブ(1)を遅延してアドレスストローブ(2)を生成出力する遅延部3と、書き込み制御信号が書き込み可能状態の時はアドレスストローブ(2)を選択してアドレスストローブ(3)として出力し、書き込み制御信号が書き込み不能状態の時にはアドレスストローブ(1)を選択してアドレスストローブ(3)として出力する選択部2と、データの読み出しと書き込みが、アドレス信号と書き込み制御信号及びアドレスストローブ(3)で制御される記憶回路部1とを備える。
請求項（抜粋）：
データの読み出しと書き込みが、アドレス信号,書き込み制御信号および第1のアドレスストローブで制御される記憶装置であって、第1のアドレスストローブに時間長Tの遅延を付加して第2のアドレスストローブを生成出力する遅延部と、書き込み制御信号が書き込み可能状態を示す時には、第2のアドレスストローブを選択して第3のアドレスストローブとして出力し、書き込み制御信号が書き込み不能状態を示す時には、第1のアドレスストローブを選択して第3のアドレスストローブとして出力する選択部と、データの読み出しと書き込みが、アドレス信号と,書き込み制御信号および第3のアドレスストローブで制御される記憶回路部とを備え、前記時間長Tが、(0<T≦第1のアドレスストローブの周期の1/2の時間長-記憶回路部が最低限必要とするアドレスストローブのプリチャージ時間長)となるよう構成された記憶装置。
IPC (2件)：
G11C 11/407
, G06F 12/00 560
