特許

J-GLOBAL ID：200903068245005325

半導体記憶装置

発明者： ▲高▼嶋 一雅 ,  中村 正行 ,  宮岡 修一 ,  宮武 伸一 ,  梶谷 一彦
出願人/特許権者： 株式会社日立製作所 ,  日立超エル・エス・アイ・エンジニアリング株式会社
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平9-240054
公開番号（公開出願番号）：特開平11-087649
出願日： 1997年09月04日
公開日（公表日）： 1999年03月30日
要約：

【要約】【課題】 低電圧化に対しても、ワード線の昇圧なしでビット線の信号量を十分に確保することができる半導体記憶装置を提供する。【解決手段】 複数のメモリセルなどからなるメモリセルアレイ、任意のメモリセルを選択するXデコーダおよびYデコーダ、選択されたメモリセルに対するデータの書き込みおよび読み出しの入出力制御回路などからなるDRAMであって、センスアンプをBSG回路構成とし、かつメモリセルをSOI基板上に形成してトランスファMOSトランジスタのしきい電圧を下げ、かつサブスレッショルド電流を小さくすることで、内部電圧VDDを3.3Vから2.5Vまで下げた場合でも、ビット線BL(BLB)のHigh側はVDL(2.1V)、Low側はVSG(0.4V)となり、High側とLow側との間のΔVDLとして、3.3Vの内部電圧と同等の1.7V程度の振幅による信号量を確保することができる。

請求項（抜粋）：

複数のワード線と複数のビット線との交点に格子状に配置された複数のメモリセル、およびデータを増幅するセンスアンプからなるメモリセルアレイと、このメモリセルアレイから任意のメモリセルを選択するデコーダと、このデコーダにより選択されたメモリセルに対するデータの書き込みおよび読み出しのための入出力制御を司る入出力制御回路とからなり、前記ビット線の信号量を十分に確保するために、前記センスアンプをBSG回路構成とし、かつ前記メモリセルをSOI基板上に形成して構成されていることを特徴とする半導体記憶装置。

IPC (4件)：

H01L 27/108 ,  H01L 21/8242 ,  G11C 11/409 ,  H01L 29/786

FI (4件)：

H01L 27/10 681 G ,  G11C 11/34 353 E ,  H01L 27/10 671 C ,  H01L 29/78 613 B