特許

J-GLOBAL ID：200903068312653574

【要約】【課題】 TAG-RAMに格納するアドレスデータの全パターンについて実メモリを全容量分装着せずにTAG-RAMの性能を試験する方法とその装置を提供する。【解決手段】 CPUをなすキャッシュメモリの制御に用いるTAG-RAM22の性能を試験するTAG-RAM試験装置において、メインメモリ21の実装物理アドレス空間を任意の物理アドレス空間に割り付ける浮動アドレス変換部23と、メインメモリ21の実装物理アドレス空間および浮動アドレス変換部23により割り付けたメインメモリ21の未実装物理アドレス空間に対してTAG-RAMが正しく書込まれたか否かを診断する診断部と、を備える。

請求項（抜粋）：

CPUをなすキャッシュメモリの制御に用いるTAG-RAMの性能を試験するTAG-RAM試験方法において、試験対象のメモリ空間の先頭アドレスをポインタに設定する第1ステップ、試験対象のTAG-RAMに対応するキャッシュメモリの容量を読取る第2ステップ、前記ポインタが指すアドレスから前記キャッシュメモリの容量分のアドレスまでの今回の試験メモリ空間のアドレスを前記TAG-RAMに書込む第3ステップ、前記TAG-RAMに書込まれたアドレスと前記試験対象のメモリ空間以外のメモリ空間に予め書込まれた試験用アドレスとが一致するか否かを判定し、一致と判定されたときは、前記ポインタの値に前記キャッシュメモリの容量を加算して該ポインタの値を更新する第4ステップ、更新された前記ポインタのアドレスから前記キャッシュメモリの容量分のアドレスまでの次回の試験メモリ空間が実装されているか否かを判定し、実装されていると判定されたときは前記第3ステップに戻り、実装されていないと判定されたときは第6ステップに進む第5ステップ、前記次回の試験メモリ空間のアドレスを前記今回の試験メモリ空間に割り付けた後、前記第3ステップに戻る第6ステップ、および前記第4ステップで不一致と判定されたときは、前記TAG-RAMが異常であると診断する第7ステップ、を備えたことを特徴とするTAG-RAM試験方法。

IPC (6件)：

G11C 29/00 653 , G01R 31/28 , G06F 12/08 507 , G06F 12/08 543 , G06F 12/16 330 , G11C 11/41

FI (6件)：

G11C 29/00 653 , G06F 12/08 507 Z , G06F 12/08 543 C , G06F 12/16 330 B , G01R 31/28 B , G11C 11/34 Z

Fターム (27件)：

2G132AA08 , 2G132AB20 , 2G132AE14 , 2G132AE22 , 2G132AE23 , 2G132AL09 , 2G132AL11 , 5B005JJ01 , 5B005KK13 , 5B005MM01 , 5B005MM31 , 5B005RR01 , 5B005VV22 , 5B015HH01 , 5B015HH03 , 5B015JJ21 , 5B015KB52 , 5B015MM07 , 5B015RR06 , 5B018GA03 , 5B018HA01 , 5B018MA03 , 5B018PA03 , 5B018QA13 , 5L106AA02 , 5L106DD21 , 5L106GG05

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TAG-RAM試験方法およびそのための装置