半導体装置とその製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：芝野正雅
公報種別：公開公報
出願番号（国際出願番号）：特願2000-372228
公開番号（公開出願番号）：特開2002-176173
出願日： 2000年12月07日
公開日（公表日）： 2002年06月21日
要約：

【要約】【課題】一導電型ボディー領域の端部と第1のゲート絶縁膜の端部との間で発生する局部電流密集を低減する。【解決手段】 P型の半導体基板1内のN型ウエル領域2上にパターニング形成された第1のゲート絶縁膜7Aと、この第1のゲート絶縁膜7A以外の基板上に形成された第2のゲート絶縁膜8と、前記第1,第2のゲート絶縁膜7A,8上に跨るように形成されたゲート電極9と、このゲート電極9に隣接するように形成されたP型ボディー領域4と、このP型ボディー領域4内に形成されたN型のソース領域11並びにチャネル領域13と、当該P型ボディー領域4と離間された位置に形成されたN型のドレイン領域12とを具備したことを特徴とする半導体装置。

請求項（抜粋）：

第1導電型の半導体基板内の第2導電型ウエル領域上に形成された素子分離膜及び第1のゲート絶縁膜と、この素子分離膜及び第1のゲート絶縁膜以外の基板上に形成された第2のゲート絶縁膜と、この第1,第2のゲート絶縁膜上に跨るように形成されたゲート電極に隣接するように形成された第1導電型ボディー領域と、この第1導電型ボディー領域内に形成された第2導電型のソース領域並びにチャネル領域と、当該第1導電型ボディー領域と離間された位置に形成された第2導電型のドレイン領域とを有する半導体装置において、前記素子分離膜及び前記第1のゲート絶縁膜とが、LOCOS法により前記基板上に形成された絶縁膜がパターニング形成されて成ることを特徴とする半導体装置。

IPC (2件)：

H01L 29/78 , H01L 29/423

FI (4件)：

H01L 29/78 301 D , H01L 29/60 , H01L 29/78 301 G , H01L 29/78 301 R

Fターム (26件)：

4M104BB01 , 4M104CC05 , 4M104DD08 , 4M104DD09 , 4M104DD16 , 4M104EE11 , 4M104FF06 , 4M104FF14 , 4M104FF31 , 4M104GG18 , 4M104HH20 , 5F040DA19 , 5F040DA22 , 5F040DC01 , 5F040EB01 , 5F040EC01 , 5F040EC07 , 5F040EC13 , 5F040ED09 , 5F040EF02 , 5F040EF13 , 5F040EF18 , 5F040EK01 , 5F040FA03 , 5F040FB02 , 5F040FC23

引用特許：

審査官引用 (4件)

特開平4-162678
特開平4-162678
特開平4-000739

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