特許
J-GLOBAL ID：200903068355282952
集積回路メモリ
発明者：
,
,
,
出願人/特許権者：
代理人 (1件)：
大貫 進介 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-191659
公開番号（公開出願番号）：特開平6-103777
出願日： 1993年07月06日
公開日（公表日）： 1994年04月15日
要約：
【要約】 (修正有)【目的】 書き込み可能信号でワード・ライン選択を制御することによって、読取りサイクルが開始する前にビット・ライン等化が発生することを保証する。【構成】 メモリ20は、ワード・ライン32およびビット・ライン対34の交差するところにメモリ・セル30を有し、書き込み制御回路44は書き込み可能信号を受信する。書き込み可能信号の論理状態によりメモリ20にデータを書き込むのか読み取るのかを決定する。又、ワード・ライン32を選択する行選択回路38を含む。書き込みサイクル中、書き込み制御回路44および片側遅延回路45が生成する制御信号が、行プリデコーダ42に与えられ、書き込み可能信号が状態を変化させて読取りサイクルを開始するまで古い行アドレスがラッチされ、新しいアドレスがワード・ライン32を選択するのを阻止する。
請求項（抜粋）：
被選択ビット・ライン対(34)を介して、被選択メモリ・セル(30)にデータを書き込むために、第1論理状態になっている書き込み可能信号によって示される書き込みサイクル、および被選択ビット・ライン対(34)上に与えられたデータを読み取るために、第2論理状態になっている書き込み可能信号によって示される読取りサイクルを有する集積回路メモリ(20)であって、前記メモリは:ワード・ライン(32)およびビット・ライン対(34)に結合された複数のメモリ・セル(26)であって、各メモリ・セル(30)は、このメモリ・セルが結合しているワード・ライン(32)がアクティブのときに、このメモリ・セルが結合しているビット・ライン対(34)からデータを受け取るためのものである複数のメモリ・セル(26);行アドレス信号を受信し、前記行アドレスに応答して前記ワード・ライン(32)の一つを選択するための行デコード手段(38,42);書き込みサイクルの終わりに、前記ビット・ライン対(34)の電圧を等しくするために、前記ビット・ライン対(34)に結合されたビット・ライン等化手段(24);および前記書き込み可能信号が前記第1論理状態から前記第2論理状態に変化するまで、前記行デコード手段(42)が、前記ワード・ライン(32)中の異なる一つのラインを選択するのを阻止するために、前記行デコード手段(42)に結合された阻止手段(45);によって構成されることを特徴とする集積回路メモリ(20)。
IPC (2件)：
FI (2件)：
G11C 11/34 M
, G11C 11/34 302 A
