特許
J-GLOBAL ID：200903068408386542
半導体集積回路装置、レイアウト設計装置、レイアウト設計方法およびその記録媒体
発明者：
,
出願人/特許権者：
代理人 (1件)：
中村 純之助 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-214654
公開番号（公開出願番号）：特開平10-308452
出願日： 1997年08月08日
公開日（公表日）： 1998年11月17日
要約：
【要約】【課題】半導体集積回路装置の不良箇所の修正を行なう際に、従来の方法では多層配線が主流の現在の構造においては、修正作業に時間を要し、また既存の回路部分を損傷する危険もあり、このため修正し得る場所に制限があった。【解決手段】本発明においては、全ての論理素子の入出力端子および分岐点に最上層部に達する一対のビアとこれらビア間を最上層部で接続して形成されたリペア用配線構造体を設け、不良箇所修正に際しては、最上層部の接続線を切断し、不良箇所を切り離す位置にあるリペア用配線構造体同士を結線することにより不良箇所の修正を行なう。これらの位置を探査し、プログラムの中に取り込む機能を有するCADとしている。さらに、回路修正変更の記述データをマスクパタンの修正図面及び加工手順に変換する手段を有することにより、作業効率の向上を図っている。
請求項（抜粋）：
複数の論理素子と該論理素子間を接続する複数の配線により構成された半導体集積回路において、論理素子の入力端子、出力端子および配線の分岐点の少なくとも一つ以上に直接接続する配線部の上層に他の配線が存在せず、かつ該入力端子、出力端子および該分岐点の少なくとも一つ以上に近い箇所に、該直接接続する配線の部分の属する配線層と最上配線層とを層間接続する二つの隣接して配置されたビアと、該ビア間を互いに接続する最上層接続配線から成るリペア用配線構造体を配置したことを特徴とする半導体集積回路装置。
IPC (3件)：
H01L 21/82
, H01L 27/04
, H01L 21/822
H01L 21/82 S
, H01L 27/04 M
