特許
J-GLOBAL ID：200903068415182030
半導体集積回路装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平4-204717
公開番号（公開出願番号）：特開平5-268069
出願日： 1983年04月11日
公開日（公表日）： 1993年10月15日
要約：
【要約】【目的】 多段論理回路のそれぞれへのプログラムを可能とする回路構成を提供する。【構成】 PLA(プログラマブル・ロジック・アレイ)などの不揮発性メモリ素子で構成した論理回路LG1 と論理回路LG2 との間にスイッチMOSFETT12とスイッチMOSFETT13とからなる結合手段を設け、プログラム時すなわち書込み時に上記スイッチMOSFETT12およびスイッチMOSFETT13をオフとすることにより、上記論理回路LG1 の出力と論理回路LG2 の入力とを電気的に分離するようにした。
請求項（抜粋）：
複数の論理函数決定素子を備え、かかる複数の論理函数決定素子がプログラム可能な不揮発性メモリ素子から構成されてなる第1論理回路と、複数の論理函数決定素子を備え、かかる複数の論理函数決定素子がプログラム可能な不揮発性メモリ素子から構成されてなり、前記第1論理回路の出力を入力として受ける第2論理回路と、前記第1論理回路の出力と前記第2論理回路の入力との間に設けられ、少なくとも前記第1論理回路と前記第2論理回路の前記プログラム可能な不揮発性メモリ素子がプログラムされる時に前記第1論理回路の出力と前記第2論理回路の入力とを切離すように制御される結合手段と、前記第1論理回路と前記第2論理回路の前記プログラム可能な不揮発性メモリ素子へのデータ信号のプログラムおよび前記結合手段の動作を制御する制御手段と、を備えてなることを特徴とする半導体集積回路装置。
IPC (2件)：
H03K 19/173 101
, H03K 19/177
