特許
J-GLOBAL ID：200903068433493183
符号変換機能を備えた2値信号多重装置及び符号変換機能を備えた2値信号分離装置
発明者：
出願人/特許権者：
代理人 (1件)：
後藤 洋介 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-279996
公開番号（公開出願番号）：特開平11-122205
出願日： 1997年10月14日
公開日（公表日）： 1999年04月30日
要約：
【要約】【課題】 デュオバイナリ変調方式を用いる通信システムにおいて、時分割多重する前の低速信号の段階で符号化を行うことにより、排他論理和回路の動作速度や遅延素子の長さや精度に制限されない符号化機能を備えた多重装置の提供。【解決手段】 N個の排他論理和回路1の第1の入力にはN個のデータ信号が入力される。第2番目から第N番目の排他論理和回路1の第2の入力にはそれぞれ第1番目から第N-1番目の前記排他論理和の出力が分岐されて入力される。第1番目の排他論理和1の第2の入力には、第N番目の排他論理和1の出力を1ビット遅延器2により入力信号を1ビット分の遅延を与えた後に入力する。N個の排他論理和回路1の出力はビット多重を行う多重回路3により多重される。
請求項（抜粋）：
互に等しいビットレートを有する第1及び第2の2値信号を供給される、符号変換機能を備えた2値信号多重装置であって、各々が第1及び第2の入力端子手段と一つの出力端子手段とを有する第1及び第2の排他論理和回路(34)と、一つ多重回路(35)と、前記2値信号の1ビット分遅延する遅延器(33)とを有し、前記第1及び前記第2の排他論理和回路の前記第1の入力端子手段は、前記第1及び前記第2の2値信号をそれぞれ供給され、前記第2の排他論理和回路の前記第2の入力端子手段は、前記第1の排他論理和回路の前記出力端子手段に接続され、前記第1の排他論理和回路の前記第2の入力端子手段は、前記1ビット遅延器を介して前記第2の排他論理和回路の前記出力端子手段に接続され、前記多重回路は、前記第1及び前記第2の排他論理和回路の前記出力端子手段に接続され、前記第1及び前記第2の排他論理和回路の出力信号をビットごとに時分割多重するものであることを特徴とする符号変換機能を備えた2値信号多重装置。
IPC (4件)：
H04J 3/00
, H04J 14/08
, H04J 3/04
, H04L 25/497
H04J 3/00 A
, H04J 3/04 Z
, H04L 25/497
, H04B 9/00 D
