特許
J-GLOBAL ID：200903068457891414

半導体装置

発明者：
伊倉 巧裕

伊倉 巧裕 について

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熊谷 直樹

熊谷 直樹 について

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原田 祐一

原田 祐一 について

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金丸 浩

金丸 浩 について

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佐藤 高広

佐藤 高広 について


出願人/特許権者：
富士電機デバイステクノロジー株式会社

富士電機デバイステクノロジー株式会社 について


代理人 (1件)： 篠部 正治
公報種別：公開公報
出願番号（国際出願番号）：特願2003-418953
公開番号（公開出願番号）：特開2005-183499
出願日： 2003年12月17日
公開日（公表日）： 2005年07月07日
要約：
【課題】ESD時にMOSFET部を確実に保護し、さらに電流集中による保護用サイリスタ部の破壊を防止することができる半導体装置を提供する。【解決手段】保護用サイリスタ部200のpベース層3端とこのpベース層3と対向するn+ ドレイン層6端の間の距離L2をMOSFET部100のpベース層3端とこのpベース層3と対向するn+ ドレイン層6端の間の距離L1より短くすることにより、保護用サイリスタ部200のブレークオーバーをMOSFET部100がアバランシェ現象に突入する前に起こし、MOSFET部100を保護する。【選択図】 図1
請求項（抜粋）：
第1導電型活性層の表面に選択的に形成された第2導電型ベース層と、該第2導電型ベース層の表面に選択的に形成された第1導電型ソース層と、前記第1導電型活性層の表面に前記第2導電型ベース層とは離れて選択的に形成された第1導電型ドレイン層と、該第1導電型ドレイン層に囲まれて複数形成された第2導電型アノード層と、前記第1導電型ソース層と前記第1導電型活性層とで挟まれた前記第2導電型ベース層上にゲート絶縁膜を介して形成されたゲート電極と、前記第2導電型ベース層と前記第1導電型ソース層の表面に形成されたソース電極と、前記第1導電型ドレイン層と前記第2導電型アノード層の表面に形成されたドレイン電極とを有し、前記第1導電型ソース層と、前記第2導電型ベース層と、前記第1導電型活性層と、前記第1導電型ドレイン層でMOSFET部を構成し、前記第1導電型ソース層と、前記第2導電型ベース層と、前記第1導電型活性層と、前記第2導電型アノード層で保護用サイリスタ部を構成する半導体装置であって、 前記第2導電型ベース層端と前記第1導電型ドレイン層端の間の距離で、前記第2導電型アノード層と対向する箇所が他の箇所より短いことを特徴とする半導体装置。
IPC (7件)：
H01L29/78 ,  H01L21/8234 ,  H01L27/06 ,  H01L27/08 ,  H01L27/088 ,  H01L29/74 ,  H01L29/786
FI (7件)：
H01L29/78 301J ,  H01L27/06 311Z ,  H01L27/08 331E ,  H01L29/78 301K ,  H01L29/78 623A ,  H01L27/08 102F ,  H01L29/74 G
Fターム (44件)：
5F005AC04 ,  5F005AD02 ,  5F005CA02 ,  5F048AA02 ,  5F048AA05 ,  5F048BA01 ,  5F048BA16 ,  5F048BB01 ,  5F048BB20 ,  5F048BC03 ,  5F048BD01 ,  5F048BE03 ,  5F048BG12 ,  5F048CC10 ,  5F048CC11 ,  5F048CC13 ,  5F048CC15 ,  5F048CC18 ,  5F110AA22 ,  5F110BB12 ,  5F110DD05 ,  5F110DD13 ,  5F110GG02 ,  5F110GG12 ,  5F110NN62 ,  5F110NN66 ,  5F110NN71 ,  5F140AA38 ,  5F140AB00 ,  5F140AC21 ,  5F140AC22 ,  5F140AC36 ,  5F140BB01 ,  5F140BD19 ,  5F140BF44 ,  5F140BF51 ,  5F140BH02 ,  5F140BH30 ,  5F140BH41 ,  5F140BH43 ,  5F140BH47 ,  5F140CB01 ,  5F140CD09 ,  5F140DA08
引用特許：
出願人引用 (1件)
  • 半導体装置
    公報種別：公開公報   出願番号：特願2000-274434   出願人：株式会社東芝
審査官引用 (3件)

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