特許

J-GLOBAL ID：200903068469585610

絶縁ゲート型電力用半導体素子の製造方法

発明者： 上野 勝典
出願人/特許権者： 富士電機株式会社
代理人 (1件)： 山口 巖
公報種別：公開公報
出願番号（国際出願番号）：特願平4-141846
公開番号（公開出願番号）：特開平5-335585
出願日： 1992年06月03日
公開日（公表日）： 1993年12月17日
要約：

【要約】 (修正有)【目的】トレンチ型の絶縁ゲート構造を、少ない成膜工程数で、特にコストの高いCVDによる工程数を少なくして形成する。【構成】トレンチ溝7を掘るためのエッチングの際のマスクを絶縁膜単層で形成することにより成膜工程数を減らす。ただしそのためにその絶縁膜にソース電極1コンタクトホールを形成するためのフォトプロセスを追加する。また、絶縁膜に熱酸化法で形成する酸化シリコン膜を用いることにより、CVD法適用の必要を減らす。

請求項（抜粋）：

第一導電型の第一ベース領域の上に第二導電型の第二ベース領域、さらにその第二ベース領域の上に第一導電型で高不純物濃度のソース領域を形成した半導体基板を用い、その基板の表面を被覆する単層の絶縁膜をパターニングしたマスクを用いてソース領域および第二ベース領域を貫通し第一ベース領域に達する溝を掘り、次いでその溝の内面をゲート絶縁膜で被覆したのち、その溝を充填するのに十分な多結晶半導体膜を形成し、ソース層の表面上に存在する多結晶半導体膜を前記絶縁膜に達するまでエッチバックし、さらに溝の開口部に露出した多結晶半導体膜の表面を絶縁膜で覆うことにより、溝に充填された多結晶半導体膜をゲート電極とするトレンチ型の絶縁ゲート構造を形成することを特徴とする絶縁ゲート型電力用半導体素子の製造方法。

IPC (3件)：

H01L 29/784 ,  H01L 21/316 ,  H01L 21/336

FI (2件)：

H01L 29/78 321 V ,  H01L 29/78 321 P