特許
J-GLOBAL ID：200903068480872133
半導体メモリ素子の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
笹島 富二雄 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-323122
公開番号（公開出願番号）：特開平10-209400
出願日： 1997年11月25日
公開日（公表日）： 1998年08月07日
要約：
【要約】【課題】 キャパシタオーバービットライン構造を有する半導体メモリ素子の製造方法において、高集積度を要する半導体メモリ素子の製造に適用するものである。【解決手段】 半導体基板71上にゲート電極79のパターンを形成し、それら全ての構造物上に絶縁膜81,83,85を形成し、以後ビットライン91となる第3絶縁膜85をアクチブ領域73のパターンが露出するまで除去してビットライントレンチパターン89を形成した後、該ビットライントレンチパターン89に伝導性物質を埋立ててビットライン91のパターンを形成して、前記ビットライン91が前記絶縁膜85に埋立てられて形成されることにより、メモリセル領域とその周辺領域間の段差が小さくなって、セル工程以後の配線工程を単純化し得る半導体メモリ素子の製造方法が提供される。
請求項（抜粋）：
半導体基板にアクチブ領域のパターンを形成する工程と、前記半導体基板に単一素子間の電気的な絶縁のために素子隔離構造を形成する工程と、前記半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極となる第1伝導膜を形成する工程と、前記第1伝導膜上に第1絶縁膜を形成する工程と、該第1絶縁膜及び第1伝導膜をパターニングしてゲート電極のパターンを形成する工程と、それら全ての構造物上に前記第1絶縁膜と食刻特性の類似した第2絶縁膜を形成する工程と、前記第2絶縁膜を非等方性食刻して前記パターニングされた各ゲート電極の側壁に側壁スペーサを形成する工程と、それら全ての構造物上に第3絶縁膜を形成する工程と、ビットラインの形成される領域の第3絶縁膜を前記アクチブ領域が露出するまで除去してビットライントレンチパターンを形成する工程と、それら全ての構造物上に第2伝導膜を形成する工程と、ビットラインの形成される領域以外に形成された前記第2伝導膜を除去してビットラインを該第2伝導膜で形成する工程と、前記ビットラインの上部にキャパシタを形成する工程と、を順次行うことを特徴とする半導体メモリ素子の製造方法。
IPC (3件)：
H01L 27/108
, H01L 21/8242
, H01L 21/768
H01L 27/10 681 B
, H01L 21/90 C
, H01L 27/10 621 Z
, H01L 27/10 681 D
