特許
J-GLOBAL ID：200903068505583190

半導体装置及びその製造方法

発明者：
肖 石琴

肖 石琴 について

, 
池田 和人

池田 和人 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願2005-005506
公開番号（公開出願番号）：特開2006-196610
出願日： 2005年01月12日
公開日（公表日）： 2006年07月27日
要約：
【課題】 高誘電率のゲート絶縁膜を有する相補型電界効果トランジスタより成り、閾値変動を小さく抑制することの可能な半導体装置を提供すること。【解決手段】 半導体装置は、P型及びN型の電界効果トランジスタより成る。前記P型のトランジスタは、第1の仕事関数値を有し、第1の金属材料に富んだ第1材料層211-1より成る第1ゲート電極を有する。前記N型のトランジスタは、第2の仕事関数値を有し、第2の金属材料に富んだ第2材料層211-2より成る第2ゲート電極を有する。前記第1及び第2材料層は異なる膜厚を有する。【選択図】 図3
請求項（抜粋）：
第1及び第2の素子分離領域を含む基板に絶縁膜を成膜し、 前記絶縁膜上に第1の金属材料の層を成膜し、 前記第1の導電性材料の層上に第2の金属材料の層を成膜し、 前記第1の素子分離領域上の前記第2の金属材料の層の少なくとも一部を除去し、 前記第1及び第2の素子分離領域上の構造が電気的に分離されるように、エッチングを行い、 熱処理を行って、前記第1及び前記第2の金属材料を合金化する ことを特徴とする相補型の半導体装置を製造する製造方法。
IPC (5件)：
H01L 27/092 ,  H01L 21/823 ,  H01L 21/28 ,  H01L 29/423 ,  H01L 29/49
FI (3件)：
H01L27/08 321D ,  H01L21/28 301R ,  H01L29/58 G
Fターム (35件)：
4M104AA01 ,  4M104BB04 ,  4M104BB06 ,  4M104BB36 ,  4M104BB39 ,  4M104CC05 ,  4M104DD37 ,  4M104DD43 ,  4M104DD79 ,  4M104DD83 ,  4M104EE03 ,  4M104EE16 ,  4M104EE17 ,  4M104FF13 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104HH20 ,  5F048AA07 ,  5F048AC01 ,  5F048AC03 ,  5F048BB05 ,  5F048BB08 ,  5F048BB09 ,  5F048BB10 ,  5F048BB11 ,  5F048BB12 ,  5F048BB14 ,  5F048BC06 ,  5F048BE03 ,  5F048BF06 ,  5F048BF15 ,  5F048BF16 ,  5F048BG13 ,  5F048DA23
引用特許：
出願人引用 (2件) 審査官引用 (5件)
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