特許
J-GLOBAL ID：200903068558516444
半導体メモリ装置のデータセンシング回路
発明者：
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出願人/特許権者：
代理人 (1件)：
小堀 益
公報種別：公開公報
出願番号（国際出願番号）：特願平8-221566
公開番号（公開出願番号）：特開平9-171687
出願日： 1996年08月22日
公開日（公表日）： 1997年06月30日
要約：
【要約】【課題】 低電圧の動作電圧により動作する高集積半導体メモリ装置のメモリセルに貯蔵されたデータを効率よくセンシングすること。【解決手段】 データセンシング回路は、ビットライン対とセンシングビットライン対とを連結するビットライン分離ゲートを有する。ビットライン分離ゲートは、ワードラインが活性化されて該当メモリセルのデータの電荷がビットライン対及びセンシングビットライン対に共有された後、オフされる。センシングビットライン対の各々には昇圧用キャパシタがそれぞれ接続され、これらはビットライン分離ゲートがオフされるときに昇圧動作してセンシングビットライン対の各電圧を昇圧する。センシングビットライン対の間に接続されたセンスアンプは、昇圧動作が完了された後にセンシングビットライン対の間の電圧差を感知・増幅し、この際、ビットライン分離ゲートはセンシングビットライン対とビットライン対とを連結して感知・増幅された電圧をメモリセルの復元電圧として供給する。
請求項（抜粋）：
ビットライン対と、センシングビットライン対と、ビットライン分離クロックが第1電圧レベルを有するとき、前記ビットライン対と前記センシングビットライン対とを連結するスイッチング手段と、前記ビットライン対のうち少なくとも一つに接続され、該当ワードラインが活性化されると、貯蔵されたデータの電荷を前記ビットライン対と共有する多数のメモリセルと、前記センシングビットライン対の各々に接続され、前記ビットライン分離クロックが第2電圧レベルを有するときに活性化される昇圧制御クロックに応答して前記センシングビットライン対をそれぞれ所定のレベルの電位に昇圧する昇圧手段と、前記センシングビットライン対の間に接続され、センスアンプ制御信号に応答して前記昇圧されたセンシングビットライン対の電位差を感知・増幅し、これを復元電圧として前記ビットライン対に伝送するセンスアンプ手段とを含むことを特徴とする半導体メモリ装置のデータセンシング回路。
引用特許：
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