特許
J-GLOBAL ID：200903068569069490
半導体記憶装置及び読み出し方法並びに読み出し方法が記憶された記憶媒体
発明者：
出願人/特許権者：
代理人 (1件)：
國分 孝悦
公報種別：公開公報
出願番号（国際出願番号）：特願平9-230273
公開番号（公開出願番号）：特開平11-066887
出願日： 1997年08月12日
公開日（公表日）： 1999年03月09日
要約：
【要約】【課題】 情報ビットに付加する冗長ビットを極めて短いものとし、効率良く正確に誤り訂正を行う。【解決手段】 例えば1ビットの情報ビットに当該情報ビットと同一の1ビットの冗長ビットを付加してデータ列を作成する。不揮発性半導体記憶装置であるEEPROMの性質から、浮遊ゲートに電荷が蓄積された状態”1”から電荷が引き抜かれた状態”0”への遷移確率に比して電荷が引き抜かれた状態”0”から電荷が蓄積された状態”1”への遷移確率が圧倒的に小さいことを利用する。そして、2つのメモリセルから読み出された各ビットから構成されたデータ列が”00”であればそのまま出力し、データ列が”01”又は”10”であれば、”11”に訂正して出力する。
請求項（抜粋）：
電荷蓄積層及びゲート電極を有し、前記ゲート電極に所定電圧を印加することにより前記電荷蓄積層に電荷を蓄積し又は引き抜いて情報ビットの書き込みを行い、前記電荷蓄積層における電荷の蓄積状態を判定して前記情報ビットの読み出しを行う複数の半導体メモリを備えた半導体記憶装置において、前記情報ビットに前記情報ビットと同一の冗長ビットが付加されてなるデータ列について、前記データ列を構成する各ビットがそれぞれ前記各半導体メモリに対応して書き込み及び読み出しが行われるものであり、前記データ列を読み出す際に、前記電荷蓄積層に電荷が蓄積された状態から引き抜かれた状態へ変化する第1の遷移が発生する確率に比して電荷が引き抜かれた状態から蓄積された状態へ変化する第2の遷移が発生する確率が無視し得るほど小さいことを利用し、前記データ列において前記電荷蓄積層に電荷が蓄積された状態又は電荷が引き抜かれた状態に対応するビット数が奇数個であると判定した場合に、前記第1の遷移に対応して誤りが生じたものと見做して誤り訂正を行うことを特徴とする半導体記憶装置。
IPC (7件)：
G11C 29/00 631
, G11C 16/06
, H01L 27/115
, H01L 27/10 491
, H01L 21/8247
, H01L 29/788
, H01L 29/792
G11C 29/00 631 Z
, H01L 27/10 491
, G11C 17/00 639 C
, H01L 27/10 434
, H01L 29/78 371
