特許
J-GLOBAL ID：200903068574375613
半導体メモリ素子のキャパシタ及びその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
瀬谷 徹 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-199264
公開番号（公開出願番号）：特開2001-053253
出願日： 2000年06月30日
公開日（公表日）： 2001年02月23日
要約：
【要約】【目的】 本発明は、誘電体膜と上部電極との間にステップカバーリジが優秀な導電性バリアを持つ半導体メモリ素子のキャパシタを提供する。【構成】 本発明は、半導体基板上に下部電極を形成する段階;前記下部電極の表面に自然酸化膜の発生が阻止されるようにその表面を窒化処理する段階;前記下部電極上に誘電体膜としてTa2O5膜を形成する段階;前記Ta2O5膜上にシリコン窒化膜からなる導電性バリアを形成する段階;及び、前記導電性バリア上に上部電極を形成する段階を含むことを特徴とする。
請求項（抜粋）：
半導体メモリ素子のキャパシタであって、下部電極;前記下部電極表面に形成される自然酸化膜抑制用シリコン窒化膜;前記シリコン窒化膜上に形成される誘電体膜;及び、前記誘電体膜上に形成される上部電極を含み、前記誘電体膜はTa2O5膜であることを特徴とする、半導体メモリ素子のキャパシタ。
IPC (3件)：
H01L 27/108
, H01L 21/8242
, C23C 16/40
H01L 27/10 651
, C23C 16/40
, H01L 27/10 621 C
