特許

J-GLOBAL ID：200903068622417749

半導体集積回路

発明者： 吉沢 康則
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 井出 直孝
公報種別：公開公報
出願番号（国際出願番号）：特願平3-252072
公開番号（公開出願番号）：特開平5-087890
出願日： 1991年09月30日
公開日（公表日）： 1993年04月06日
要約：

【要約】【目的】 マクロ構成の半導体集積回路において、マクロ単体での試験を可能とし、設計期間の短縮化とテストの高速化を図る。【構成】 例えば、マクロA20が被テストマクロの場合、あらかじめ、マクロA20のテストパターンおよび出力期待値パターンをそれぞれ入出力端子50から入力し、テストパターンメモリ41および期待値パターンメモリ42に一時記憶させておき、制御回路40の制御により、セレクタ10はテストパターンメモリ41からのテストパターンをマクロA20に入力し、ドライバ30はマクロA20の出力パターンを比較回路43に入力する。比較回路43はこの出力パターンと期待値パターンメモリ42に記憶された出力期待値パターンと比較し比較結果を入出力端子50へ出力する。

請求項（抜粋）：

複数個のマクロと、各マクロに入力されるパタンとして前段マクロの出力パターンまたは別途入力されるテストパターンをそれぞれ選択する複数個のセレクタと、各マクロの出力をそれぞれ取り出し駆動する複数個のドライバとを含む半導体集積回路において、入出力手段と、この入出力手段から入力されるテストパターンを一時的に記憶し各パタンセレクタの一方の入力にそれぞれ入力するテストパターン記憶手段と、前記入出力手段から入力される被テストマクロの出力期待パターンを一時的に記憶する期待値パターン記憶手段と、この期待値パターン記憶手段に記憶された出力期待値パターンと前記ドライバを介して出力される被テストマクロの出力パターンとを比較し比較結果を前記入出力手段に出力する比較回路と、テストの制御を行う制御回路とを含むことを特徴とする半導体集積回路。