特許
J-GLOBAL ID：200903068651242222
半導体記憶装置
発明者：
出願人/特許権者：
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代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平7-055471
公開番号（公開出願番号）：特開平8-250674
出願日： 1995年03月15日
公開日（公表日）： 1996年09月27日
要約：
【要約】【目的】集積度を妨げることがない、プレート電位配線と埋込プレート配線層との接続箇所を持つ半導体記憶装置を提供しようとするものである。【構成】プレート電位配線50-1からメモリセルアレー5-1に集積されたBPTセル群の埋込プレート配線層にプレート電位を供給するための供給素子ブロック13-1を、メモリセルアレー5-1の、ロウデコーダアレー9-1に相対する辺33に近接して配置し、プレート電位配線50-1からメモリセルアレー5-2に集積されたBPTセル群の埋込プレート配線層にプレート電位を供給するための供給素子ブロック13-2を、メモリセルアレー5-2の、ロウデコーダアレー13-2に相対する辺35に近接して配置する。
請求項（抜粋）：
それぞれ第1及び第2の電極を有しこの第1の電極に電荷を蓄積することにより情報の記憶を行うトレンチキャパシタを行列状に配置して構成される第1の方形状のトレンチキャパシタアレーと、それぞれ第1及び第2の電極を有しこの第1の電極に電荷を蓄積することにより情報の記憶を行う複数のトレンチキャパシタを行列状に配置して構成され、前記第1のトレンチキャパシタアレーに所定間隔を空けつつ並べて配置された第2の方形状のトレンチキャパシタアレーと、前記第1のトレンチキャパシタアレーに属するトレンチキャパシタの底部からそれぞれ拡散させ、前記第1のトレンチキャパシタアレーに属する第2の電極と接続され、隣接するものどうし相互に接続された複数の球型拡散層から構成される第1の拡散層配線層と、前記第2のトレンチキャパシタアレーに属するトレンチキャパシタの底部からそれぞれ拡散させ、前記第2のトレンチキャパシタアレーに属する第2の電極と接続され、隣接するものどうし相互に接続された複数の球型拡散層から構成される第2の拡散層配線層と、前記第1のトレンチキャパシタアレーと前記第2のトレンチキャパシタアレーとの間に配置され、前記第1及び第2のトレンチキャパシタアレーに属する第1の電極に蓄積された情報を増幅する増幅回路列と、前記第1のトレンチキャパシタアレーの1辺に沿って配置された第1のワード線駆動回路と、前記第2のトレンチキャパシタアレーの1辺に沿って配置された第2のワード線駆動回路と、前記第1のトレンチキャパシタアレーの前記ワード線駆動回路の存在する辺の対向する辺に沿って配置され、前記第1の拡散層配線層に電圧を供給する第1の接続手段と、前記第2のトレンチキャパシタアレーの前記ワード線駆動回路の存在する辺の対向する辺に沿って配置され、前記第2の拡散層配線層に電圧を供給する第2の接続手段とから構成されることを特徴とする半導体記憶装置。
IPC (3件)：
H01L 27/108
, H01L 21/8242
, G11C 11/401
H01L 27/10 681 E
, G11C 11/34 371 K
, H01L 27/10 625 C
