特許
J-GLOBAL ID：200903068665737844
PLL周波数シンセサイザ回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
西野 卓嗣
公報種別：公開公報
出願番号（国際出願番号）：特願平3-312578
公開番号（公開出願番号）：特開平5-152950
出願日： 1991年11月27日
公開日（公表日）： 1993年06月18日
要約：
【要約】【目的】 本発明は、PLL周波数シンセサイザ回路の電源投入時及び分周数変更時におけるロックアップ時間を短縮し、消費電力を低減することを目的とする。【構成】 分周データ保持回路9に分周数を設定するデータを印加した時、その制御信号CEに基づき動作する同期パルス発生回路11を設け、基準分周回路7の分周出力fRと同期して、可変分周回路5の分周数データをプリセットするプリセット信号PPEを出力する。これにより、可変分周回路5の分周数のプリセットが基準分周回路7の分周出力fRと同期して行えるので、ロックアップ間での時間が短縮され、消費電力が低減される。
請求項（抜粋）：
基準発振信号を発生する水晶発振回路と、該水晶発振回路の出力を分周しPLLの基準周波数を生成する基準分周回路と、印加される電圧によって発振周波数が制御される電圧制御発振回路(VCO)と、該電圧制御発振回路の出力を分周する可変分周回路と、該可変分周回路の分周出力と前記基準分周回路の分周出力の位相を比較し位相差に応じた電圧を前記電圧制御発振回路に印加する位相比較回路と、前記基準分周回路の分周数と前記可変分周回路の分周数を設定する分周データ保持回路と、前記分周データ保持回路のデータを変更する制御信号に基づき前記基準分周回路の出力と同期して前記可変分周回路の分周数をプリセットする信号を出力する同期パルス発生回路とを備えたことを特徴とするPLL周波数シンセサイザ回路。
引用特許：
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