特許

J-GLOBAL ID：200903068671471201

PチャネルFETのゲート駆動回路

発明者： 西浦 和美
出願人/特許権者： 株式会社東芝
代理人 (1件)： 佐藤 強
公報種別：公開公報
出願番号（国際出願番号）：特願平7-288998
公開番号（公開出願番号）：特開平9-135158
出願日： 1995年11月07日
公開日（公表日）： 1997年05月20日
要約：

【要約】【課題】 FETのゲートしきい値電圧に影響されること無く、FETを確実にオフ状態にすると共に消費電力を低減することができるPチャネルFETのゲート駆動回路を提供する。【解決手段】 FET10のソースは、ソース抵抗11を介して駆動用電源12に、ドレインは負荷13に接続されている。また、FET10のソースは、コレクタ抵抗15を介してトランジスタ14のコレクタに接続され、そのトランジスタ14のエミッタは、エミッタ抵抗16を介してアースに接続されている。そして、FET10のゲートは、トランジスタ14のコレクタに接続されていると共に、ダイオード17及びゲート電位確定用抵抗18の直列回路を介してFET10のソースに接続されている。而して、FET10がオフ状態の場合のゲート電位は、ソース電位よりもダイオード17の順方向電圧及びゲート電位確定用抵抗18の電圧降下分だけ高くなる。

請求項（抜粋）：

ドレインが負荷に接続されるPチャネルのFETと、このFETのソースと駆動用電源との間に接続されるソース抵抗と、前記FETのゲートにコレクタが接続されるNPN形のトランジスタと、このトランジスタのコレクタと駆動用電源との間に接続されるコレクタ抵抗と、前記トランジスタのエミッタとアースとの間に接続されるエミッタ抵抗と、前記FETのゲートにアノードが接続されるダイオードと、このダイオードのカソードと前記FETのソースとの間に接続されるゲート電位確定用抵抗とを備え、前記トランジスタのベースに駆動信号を与えることにより前記FETのゲートを駆動することを特徴とするPチャネルFETのゲート駆動回路。

IPC (2件)：

H03K 17/687 ,  H03K 17/567

FI (2件)：

H03K 17/687 A ,  H03K 17/56 D