特許
J-GLOBAL ID：200903068846296939
位相検出回路及び位相検出回路を用いたタイミング抽出回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
斉藤 千幹
公報種別：公開公報
出願番号（国際出願番号）：特願平9-285139
公開番号（公開出願番号）：特開平11-122232
出願日： 1997年10月17日
公開日（公表日）： 1999年04月30日
要約：
【要約】【課題】 データ信号のデューティが変動してもデータ信号とクロック信号の位相関係を最適にする。【解決手段】 データ信号DATAとクロック信号CLK間の位相差を検出する位相検出回路31において、エッジ検出回路33はデータ信号DATAの立ち上がり及び立ち下がりでエッジ信号EGSを発生し、D型フリップフロップ(D-FF)34はエッジ信号発生時におけるクロック信号の論理値を記憶して出力すると共に、該論理値を次のエッジ信号が発生するまで保持し、これにより、D-FFよりデータ信号DATAの立ち上がりと立ち下がりにおけるクロック信号位相の平均位相を出力する。PLL構成のタイミング抽出回路30のクロック信号発生部32は平均位相が零となるように、すなわち、データ信号とクロック信号の位相関係が最適となるようにクロックCLKを発生する。
請求項（抜粋）：
データ信号とクロック信号間の位相差を検出する位相検出回路において、データ信号の立ち上がりエッジ及び立ち下がりエッジをそれぞれ検出してエッジ信号を出力するエッジ検出回路、第1の信号が入力されるクロック入力端子、第2の信号が入力されるデータ入力端子及び記憶した論理値を出力する出力端子を備え、第1信号の立ち上がりエッジの瞬間における第2信号の論理値を記憶して出力すると共に、該論理値を次の第1信号の立ち上がりエッジが発生するまで保持するD型フリップフロップ(D-FF)を備え、エッジ信号を前記第1信号としてD-FFのクロック入力端子に入力し、クロック信号を前記第2信号としてD-FFのデータ入力端子に入力し、D-FFの出力端子よりデータ信号とクロック信号間の位相差に応じた信号を取り出すことを特徴とする位相検出回路。
IPC (2件)：
FI (2件)：
H04L 7/02 B
, H03K 5/00 K
