特許
J-GLOBAL ID：200903068849724575
接合ゲート電界効果トランジスタの製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平11-075794
公開番号（公開出願番号）：特開2000-269235
出願日： 1999年03月19日
公開日（公表日）： 2000年09月29日
要約：
【要約】【課題】JFETのゲート開口にともなう基板掘れを極力抑制して、これが原因で生じるトランジスタ特性の制御性低下を防止する。【解決手段】半導体基板1内に形成されたチャネル形成不純物領域4上に絶縁膜5を成膜し、そのゲート形成箇所に対し膜厚途中まで第1のゲートエッチングを行う(残膜厚:d1)。その後は、たとえば第1のゲートエッチング箇所より内側の側壁にサイドウォール絶縁層を形成した後に、第1のゲートエッチング後に残った絶縁膜部分に対し第2のゲートエッチングを行い、絶縁膜5を開口し、この開口から逆導電型の不純物をチャネル形成不純物領域4内に導入して、ゲート不純物領域を形成する。
請求項（抜粋）：
半導体基板内に形成されたチャネル形成不純物領域内のゲート電極と接する表面側部分に、チャネル形成不純物領域と逆導電型のゲート不純物領域を有する接合ゲート電界効果トランジスタの製造方法であって、形成した上記チャネル形成不純物領域上に絶縁膜を成膜する工程と、上記絶縁膜のゲート形成箇所に対し膜厚途中まで第1のゲートエッチングを行う工程と、上記第1のゲートエッチング箇所に対し第2のゲートエッチングを行い、上記絶縁膜を開口する工程と、上記絶縁膜の開口から逆導電型の不純物を上記チャネル形成不純物領域内に導入して、上記ゲート不純物領域を形成する工程とを含む接合ゲート電界効果トランジスタの製造方法。
IPC (2件)：
H01L 21/337
, H01L 29/808
5F102FA09
, 5F102GB01
, 5F102GC01
, 5F102GD04
, 5F102GJ05
, 5F102GR10
, 5F102GS04
, 5F102HC05
, 5F102HC07
, 5F102HC15
, 5F102HC16
, 5F102HC18
, 5F102HC21
