特許
J-GLOBAL ID：200903068850184320
電力用半導体素子
発明者：
,
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-184179
公開番号（公開出願番号）：特開平7-050405
出願日： 1992年08月07日
公開日（公表日）： 1995年02月21日
要約：
【要約】【目的】大きな電流遮断能力を得ると共に、寄生サイリスタのラッチアップを防止しながらサイリスタ並の低いオン抵抗を実現した埋込み絶縁ゲート構造の電力用半導体素子を提供することを目的とする。【構成】p型エミッタ層3,n型ベース層1,p型ベース層4を持つp型ベース層4側に複数のストライプ状の溝5が形成され、この溝5に絶縁ゲート電極7が埋込み形成される。p型ベース層4内には、溝5の側面に接してn型ターンオフ用チャネル層8が形成され、その表面にp型ドレイン層9が形成される。p型ベース層4には、サイリスタがラッチアップしないように浅く拡散形成されたn型ソース層10が設けられ、カソード電極11はp型ドレイン層9とn型ソース層10に同時にコンタクトして形成される。
請求項（抜粋）：
高抵抗ベース層と、この高抵抗ベース層表面に所定の間隔をもって埋め込まれた絶縁ゲートと、この絶縁ゲートで挟まれた領域内に形成された第1導電型エミッタ層と、前記絶縁ゲートにより誘起されて前記第1導電型エミッタ層から前記高抵抗ベース層に第1導電型キャリアを注入するチャネル領域と、前記高抵抗ベース層に第2導電型キャリアを注入する第2導電型エミッタ層と、前記絶縁ゲートにより挟まれた領域に形成され、前記高抵抗ベース層から第2導電型キャリアを排出する第2導電型ドレイン層とを具備し、前記第2導電型ドレイン層間の距離を2C,前記絶縁ゲートで挟まれた領域の幅を2W,前記第2導電型ドレイン層と前記高抵抗ベース層の界面から前記絶縁ゲート先端までの距離をDとしたとき、X={(C-W)+D}/Wなる式で定義されるパラメータXがX≧5を満足することを特徴とする電力用半導体素子。
IPC (4件)：
H01L 29/74
, H01L 21/76
, H01L 27/08 331
, H01L 29/78
H01L 29/74 N
, H01L 21/76 L
, H01L 29/78 321 J
, H01L 29/78 321 V
