特許
J-GLOBAL ID：200903068894248920
フラッシュメモリシステム
発明者：
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出願人/特許権者：
代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2008-123653
公開番号（公開出願番号）：特開2009-272016
出願日： 2008年05月09日
公開日（公表日）： 2009年11月19日
要約：
【課題】フラッシュメモリの高集積化、微細化にともなって顕在化する隣接メモリセル間の干渉による近接効果を低減し、大容量かつ高信頼のフラッシュメモリシステムを提供する。【解決手段】NAND型フラッシュメモリチップ1と、このNAND型フラッシュメモリチップ1の各メモリセルへの書込みを制御するメモリコントローラ2とを有するNAND型フラッシュメモリシステムにおいて、周囲隣接メモリセルのデータパターンと隣接メモリセル間の寄生容量カップリングの度合いから予め干渉量を計算により予測し、被害を受けた後に本来の特性となるようにデータパターンを変換し、メモリセル毎に書込み量を調整することで、隣接メモリセル間の近接効果を低減する。【選択図】図7
請求項（抜粋）：
複数のメモリセルを有するフラッシュメモリと、前記フラッシュメモリの各メモリセルへの書込みを制御するメモリコントローラとを有し、
前記フラッシュメモリは、各メモリセルが2ビット以上の情報を記憶し、消去ブロックが書込み単位とされ、
前記メモリコントローラは、前記消去ブロックの全メモリセルについて、近接効果による閾値電圧の上昇量を予めデータパターンと寄生容量カップリング係数から計算し、前記消去ブロックの書込み終了後に目標の閾値電圧になるようにメモリセル毎に書込み時ベリファイレベルを予め調整してから書込む、ことを特徴とするフラッシュメモリシステム。
IPC (1件)：
FI (3件)：
G11C17/00 611G
, G11C17/00 601E
, G11C17/00 641
5B125BA02
, 5B125BA19
, 5B125CA20
, 5B125DA03
, 5B125DB02
, 5B125DB09
, 5B125DB18
, 5B125DB19
, 5B125EA05
, 5B125EA10
, 5B125EB01
, 5B125EG17
, 5B125FA01
, 5B125FA05
