特許
J-GLOBAL ID：200903068898298352

半導体記憶装置

発明者：
笹川 隆平

笹川 隆平 について

, 
川嶋 将一郎

川嶋 将一郎 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願平10-374812
公開番号（公開出願番号）：特開2000-195286
出願日： 1998年12月28日
公開日（公表日）： 2000年07月14日
要約：
【要約】【課題】 本発明は、電源電圧を下げた場合のセルトランジスタの駆動能力低下、及びプリチャージ能力の低下による動作速度の低下を防止して、消費電力を低減する半導体記憶装置を提供することを目的とする。【解決手段】 ビット線の電位またはセンスアンプの出力電位に応じてプリチャージ回路(MP1,MP2,MP3,MN1,MN21)のプリチャージ電流を可変するプリチャージ制御回路(47,MT30,MN22)を有する。このように、ビット線の電位またはセンスアンプの出力電位に応じてプリチャージ回路のプリチャージ電流を可変するため、まず、ビット線を急速にプリチャージし、電位が上がったところでプリチャージ回路の一部または全部を停止させると、この時点からROMセルのデータに応じた電位差が急速に大きくなるので、高速なセンス動作が可能となる。
請求項（抜粋）：
マスクROMを形成した半導体記憶装置において、前記マスクROMのNOR型ROMセルを構成するトランジスタのゲート及びワード線を兼ねる配線を、互いに隣接するビット線の間で分岐して前記ビット線と平行に延在させると共に、この配線の延在部の一部をゲートとして前記隣接するビット線それぞれのセル拡散層と連続させることを特徴とする半導体記憶装置。
IPC (4件)：
G11C 17/12 ,  G11C 17/18 ,  H01L 21/8246 ,  H01L 27/112
FI (3件)：
G11C 17/00 304 B ,  G11C 17/00 306 A ,  H01L 27/10 433
Fターム (10件)：
5B003AB07 ,  5B003AC04 ,  5B003AC08 ,  5B003AD05 ,  5B003AD07 ,  5F083CR01 ,  5F083GA01 ,  5F083GA05 ,  5F083LA03 ,  5F083LA09
引用特許：
審査官引用 (2件)
  • 特開昭57-211266
  • 特開昭57-211266

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