特許

J-GLOBAL ID：200903068956260425

PLL回路

発明者： 伊藤 良明
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-389566
公開番号（公開出願番号）：特開2003-188720
出願日： 2001年12月21日
公開日（公表日）： 2003年07月04日
要約：

【要約】【課題】 位相誤差を無視できるレベルに改善したPLL回路を得る。【解決手段】 VDL1I及び1Rは入力クロックICLK及び帰還クロックRCLKを遅延させて遅延入力クロックDICLK及び遅延帰還クロックDRCLKをPLL部10に与える。PLL部10は遅延入力クロックDICLK及び遅延帰還クロックDRCLKを受け、これらの信号が同期するようにPLL出力OUTPを出力する。このPLL出力OUTPが外部回路を介して最終的に帰還クロックRCLKとして帰還する。PD3は入力クロックICLK,帰還クロックRCLKの位相差を検出して位相比較信号SPDを出力する。制御ロジック回路2は位相比較信号SPDに基づき、帰還クロックRCLKの入力クロックICLKに対する位相の進み具合を判断し、入力クロックICLKと帰還クロックRCLKとの位相誤差がゼロになるように、VDL1Rの遅延時間DTを制御する。

請求項（抜粋）：

基準クロックを第1の遅延時間遅延させて遅延基準クロックを得る第1の遅延手段と、帰還クロックを第2の遅延時間遅延させて遅延帰還クロックを得る第2の遅延手段と、前記遅延基準クロックと前記遅延帰還クロックとを受け、両者の位相が同期するようにPLL出力を出力するPLL部とを備え、前記PLL出力に関連した信号が前記帰還クロックとして帰還し、前記基準クロック及び前記帰還クロックに基づき、前記基準クロック,前記帰還クロック間の位相差が低減するように、前記第1及び第2の遅延時間のうち少なくとも一方を変化させる遅延手段制御処理を実行する位相差低減遅延制御手段をさらに備える、PLL回路。

IPC (3件)：

H03L 7/08 ,  H03K 5/14 ,  H04L 7/033

FI (4件)：

H03K 5/14 ,  H03L 7/08 K ,  H03L 7/08 G ,  H04L 7/02 B

Fターム (27件)：

5J001AA04 ,  5J001AA11 ,  5J001BB12 ,  5J001CC03 ,  5J001DD05 ,  5J001DD09 ,  5J106AA04 ,  5J106CC01 ,  5J106CC24 ,  5J106CC41 ,  5J106CC59 ,  5J106DD09 ,  5J106DD17 ,  5J106DD48 ,  5J106EE01 ,  5J106EE09 ,  5J106FF06 ,  5J106GG10 ,  5J106GG18 ,  5J106HH02 ,  5J106KK06 ,  5K047AA03 ,  5K047GG09 ,  5K047GG11 ,  5K047MM36 ,  5K047MM46 ,  5K047MM63