特許
J-GLOBAL ID:200903068991611150
集積デバイスを有するマイクロ電子基板
発明者:
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出願人/特許権者:
代理人 (3件):
山本 秀策
, 安村 高明
, 森下 夏樹
公報種別:公表公報
出願番号(国際出願番号):特願2002-537051
公開番号(公開出願番号):特表2004-530285
出願日: 2001年10月09日
公開日(公表日): 2004年09月30日
要約:
マイクロ電子基板コアの開口部内に配置された少なくとも1つのダイを含むマイクロ電子基板であって、カプセル化材料は、マイクロ電子ダイス、またはマイクロ電子基板コアのない複数のマイクロ電子ダイスによって占有されない開口部の一部内に配置される。次いで、誘電材料および導電トレースの相互接続層は、マイクロ電子ダイ、カプセル化材料、およびマイクロ電子基板コア(もしあれば)上で製造され、マイクロ電子基板を形成する。【選択図】図1
請求項(抜粋):
第1の表面および反対側の第2の表面を有するマイクロ電子基板コアであって、該マイクロ電子基板コアは、該マイクロ電子基板コア内に規定された少なくとも1つの開口部を有し、該少なくとも1つの開口部は、該マイクロ電子基板コアの第1の表面から該マイクロ電子基板コアの第2の表面に延びる、マイクロ電子基板コアと、
該少なくとも1つの開口部内に配置された少なくとも1つのマイクロ電子ダイであって、活性表面を有する少なくとも1つのマイクロ電子ダイと、
該マイクロ電子基板コアを該少なくとも1つのマイクロ電子ダイに接着するカプセル化材料と
を含む、マイクロ電子基板。
IPC (3件):
H01L25/04
, H01L23/12
, H01L25/18
FI (3件):
H01L25/04 Z
, H01L23/12 501P
, H01L23/12 501S
引用特許:
審査官引用 (9件)
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特開昭63-160897
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特開昭63-258055
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特開昭52-049784
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半導体チップの実装方法および実装構造体
公報種別:公開公報
出願番号:特願平4-290629
出願人:富士通株式会社
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特開平4-356998
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特開昭52-111377
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特開昭51-010777
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特開昭64-080057
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特開平2-189961
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