特許
J-GLOBAL ID：200903069031852906
突入電流制限回路
発明者：
出願人/特許権者：
代理人 (1件)：
長谷川 芳樹 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-054214
公開番号（公開出願番号）：特開平6-276673
出願日： 1993年03月15日
公開日（公表日）： 1994年09月30日
要約：
【要約】【目的】 回路規模が小さく、又、交直両用に適用することができる突入電流制限回路を提供する。【構成】 予め決められた電流値を超える突入電流を検出手段で検出することによって、前段回路と後段回路との間の線路を実質的に遮断し、電流が定常状態の電流値のときは当該線路を導通状態に切換えることとして、この切換え手段を半導体トランジスタ等の能動素子によって実現した。又、整流回路を備えることによって、直流で動作する電子回路と交流で動作する電子回路のいずれにも適用する構成とした。
請求項（抜粋）：
前段回路の第1,第2の出力端子と後段回路の第1,第2の入力端子間に接続され、前段回路と後段回路間での過大電流の流れを抑止する突入電流制限回路において、前記前段回路の第2の出力端子と前記後段回路の第2の入力端子間を短絡する線路と、前記前段回路の第1の出力端子と前記後段回路の第1の入力端子間に、第1の抵抗と共にドレインソース路が直列に接続されたMOSFETと、該第1の抵抗の両端にベースとエミッタが接続されたPNPトランジスタと、ベースが第2の可変抵抗を介して該PNPトランジスタのコレクタに接続されると共にエミッタが前記第1の出力端子に接続され、更にコレクタが第3の抵抗を介してMOSFETのドレイン及び第4の抵抗を介して前記第1の出力端子に接続されるNPNトランジスタと、該NPNトランジスタのコレクタと上記MOSFETのゲート間を接続する第5の抵抗と、を有することを特徴とする突入電流制限回路。
IPC (2件)：
H02H 9/02
, H02J 1/00 309
