特許
J-GLOBAL ID：200903069035446929
チップ周辺部の回路パターン及びアライメントマークの露光方法とそれを用いた半導体デバイスの製造方法
発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願平11-040683
公開番号（公開出願番号）：特開2000-243686
出願日： 1999年02月18日
公開日（公表日）： 2000年09月08日
要約：
【要約】【解決すべき課題】 微細な回路パターンを有する半導体デバイスを製造する場合、各層間の重ね合わせが所定の誤差内に収まるようにチップ外の近傍にアライメントマークを形成し、各層の露光前に各チップの露光位置を確定する為にマークをサーチしてウェハのアライメントを行う必要がある。所が、回路パターンの近接効果によってアライメントマークが所定のパターンに形成されず、その為に重ね合わせ精度が低下し、半導体デバイスの製造歩留まりが低下し、スループットが所定の値にならなかった。【解決手段】 アライメントマークをチップの回路パターン領域から離したり、アライメントマークを回路パターンの一部とみなして近接効果を補正する。
請求項（抜粋）：
電子線を用いてアライメントマークをチップ内回路パターンの近傍に露光・形成する方法であって、アライメントマークとチップ内回路パターンのそれぞれに必要な近接効果補正を施し、一方の近接効果が他方の露光に影響しないようにアライメントマークをチップ端又はチップ内回路パターン端から相互の影響が許容内におさまる所定の距離以上離して形成することを特徴としたアライメントマークの形成方法。
IPC (2件)：
FI (2件)：
H01L 21/30 541 M
, G03F 9/00 H
5F056BA01
, 5F056BD09
, 5F056CC12
, 5F056CD12
