裏打ちTWINMONOSメモリアレイにおける配線の裏打ち方法および選択方法

発明者： , , ,
出願人/特許権者：
代理人 (1件)：田中香樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-086923
公開番号（公開出願番号）：特開2002-353346
出願日： 2002年03月26日
公開日（公表日）： 2002年12月06日
要約：

【要約】 (修正有)【課題】ビット線、コントロールゲートおよびワードゲートに、最小金属配線ピッチを維持しながら低抵抗金属線を裏打ちする。【解決手段】本発明では、特別のアレー端構造体及びそれらの製作方法を提供することによって、拡散ビット線、コントロールゲート、及びワードゲート多結晶シリコンの3つの抵抗層(ここでコントロールゲート多結晶シリコンは、拡散ビット線と重なることができる)が、最小金属配線ピッチを維持しながら3層だけの金属線を使用して、最も効果的に裏打ちされる。更に、この裏打ち方法は、ビット拡散選択トランジスタ及び/又はコントロールゲート線選択トランジスタを組み込むことができる。選択トランジスタの目的は、ビット線又はコントロールゲート線の全体的キャパシタンスを低減すること、又はセルをグループ化したサブアレーが、プログラム及び/又は消去の間に受けるうる擾乱条件を抑制することになるであろう。

請求項（抜粋）：

MONOSメモリアレー内の3つの抵抗層を3つの導電層へ裏打ちする方法であって、前記3つの抵抗層を有するMONOSメモリアレーを提供し、ここで前記3つの抵抗層は下部抵抗層、中間抵抗層、及び上部抵抗層として垂直方向に積層され、前記下部抵抗層及び中間抵抗層は相互に平行になっており、前記上部抵抗層は前記下部抵抗層及び中間抵抗層と直交しており、前記各抵抗層を、対応した上部導電層によって周期的にコンタクトをとり、ここで前記コンタクトをとることは前記裏打ちをすることとなり、前記コンタクトをとることは、前記中間抵抗層を前記上部抵抗層の上にある下部導電層へ周期的に接続し、前記下部抵抗層を露出するため前記中間抵抗層をカットし、前記露出された下部抵抗層から上部導電層へコンタクト/ビア積層を構築し、前記中間抵抗層の端を前記中間導電層の端へコンタクトをとることによって前記中間抵抗層のカットされた端を接続し、ここで前記中間導電層は前記下部導電層の上で上部導電層の下にあり、さらに前記コンタクト/ビア積層の周囲をループし、前記上部抵抗層を前記中間導電層に接続することを特徴とする方法。

IPC (5件)：

H01L 21/8247 , H01L 21/3205 , H01L 27/115 , H01L 29/788 , H01L 29/792

FI (3件)：

H01L 27/10 434 , H01L 29/78 371 , H01L 21/88 Z

Fターム (36件)：

5F033HH07 , 5F033JJ19 , 5F033KK01 , 5F033KK04 , 5F033MM15 , 5F033QQ37 , 5F033RR04 , 5F033UU01 , 5F033VV16 , 5F033XX08 , 5F083EP18 , 5F083EP22 , 5F083EP32 , 5F083EP36 , 5F083EP48 , 5F083GA02 , 5F083JA04 , 5F083JA19 , 5F083JA32 , 5F083JA39 , 5F083KA02 , 5F083KA05 , 5F083KA18 , 5F083LA21 , 5F083MA06 , 5F083MA16 , 5F083MA19 , 5F083MA20 , 5F083NA01 , 5F083PR03 , 5F083PR36 , 5F101BA45 , 5F101BB04 , 5F101BD22 , 5F101BH09 , 5F101BH14

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