特許
J-GLOBAL ID：200903069073480367
半導体装置およびその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
木村 高久
公報種別：公開公報
出願番号（国際出願番号）：特願平3-327828
公開番号（公開出願番号）：特開平5-167031
出願日： 1991年12月11日
公開日（公表日）： 1993年07月02日
要約：
【要約】 (修正有)【目的】微細化が可能で製造の容易な半導体記憶装置を提供する。【構成】SOI基板の下地の酸化シリコンに到達するように溝を形成することにより市松状に柱を形成し、シリコン層と酸化シリコン層との境界部よりも下にキャパシタを形成する。またトレンチを形成し、素子分離に用いるものには多結晶シリコンを充填し、キャパシタに用いるものには完全に埋まらないようにし、この凹部にキャパシタを形成する。ゲート電極は素子領域内に掘られた溝に埋め込む。さらにまた、この凹部に自己整合的にキャパシタを形成するとともに、プレート電極上のストレージノード電極と基板素子領域に挟まれた絶縁膜をLPDや低ストレス窒化膜やLPCVDシリコンなどのLPCVD系絶縁膜で形成する。
請求項（抜粋）：
絶縁性領域上にシリコン層の形成されたSOI基板に、前記シリコン層よりなる素子領域とその下部の絶縁性領域とで積層された島状領域とを残すように形成されたトレンチと、前記島状領域のシリコン層に形成されたMOSFETと、前記トレンチ内部に幅の狭い領域を完全に塞ぐと共に幅の広い領域を残して充填された多結晶シリコン層からなるプレート電極と、この上層に形成されたキャパシタ絶縁膜と、前記トレンチの内、幅の広い領域に残る凹部に埋め込まれたストレージノード電極とによって形成されたキャパシタとから形成され、かつ前記キャパシタのストレージノード電極と前記MOSFETのソ-スまたはドレイン領域の一方とが接続されたメモリセルとを具備したことを特徴とする半導体装置。
IPC (2件)：
FI (2件)：
H01L 27/10 325 D
, H01L 27/10 325 S
