特許

J-GLOBAL ID：200903069128502993

不揮発性半導体記憶装置の製造方法

発明者： 中川 進一
出願人/特許権者： 富士通株式会社
代理人 (1件)： 北野 好人
公報種別：公開公報
出願番号（国際出願番号）：特願平11-300401
公開番号（公開出願番号）：特開2001-118943
出願日： 1999年10月22日
公開日（公表日）： 2001年04月27日
要約：

【要約】【課題】 単層ゲートの不揮発性半導体記憶装置の製造方法に関し、サイクリング特性やデータリテンション等のデバイス特性を向上しうる不揮発性半導体記憶装置の製造方法を提供する。【解決手段】 半導体基板10上に絶縁膜14を形成する工程と、半導体基板10に絶縁膜14を介して不純物を導入し、ソース/ドレイン拡散層20と、ポケット層18とを形成する工程と、絶縁膜14を除去する工程と、半導体基板10上に、電荷蓄積層28を形成する工程と、ソース拡散層20とレイン拡散層20との間の電荷蓄積層28上に、ゲート電極40を形成する工程とを含む製造方法により不揮発性半導体記憶装置を製造する。

請求項（抜粋）：

第1導電型の半導体基板上に絶縁膜を形成する工程と、前記半導体基板に前記絶縁膜を介して不純物を導入し、前記第1導電型と異なる第2導電型のソース拡散層及びドレイン拡散層と、前記ソース拡散層及び前記ドレイン拡散層に隣接してそれぞれ設けられた前記第1導電型のポケット層とを形成する工程と、前記絶縁膜を除去する工程と、前記半導体基板上に、電荷蓄積層を形成する工程と、前記ソース拡散層と前記ドレイン拡散層との間の前記電荷蓄積層上に、ゲート電極を形成する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法。

IPC (4件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115

FI (2件)：

H01L 29/78 371 ,  H01L 27/10 434

Fターム (55件)：

5F001AA14 ,  5F001AB08 ,  5F001AC05 ,  5F001AC06 ,  5F001AD15 ,  5F001AD18 ,  5F001AD23 ,  5F001AD51 ,  5F001AD52 ,  5F001AD62 ,  5F001AE02 ,  5F001AE08 ,  5F001AF07 ,  5F001AG02 ,  5F001AG12 ,  5F001AG21 ,  5F001AG40 ,  5F083EP18 ,  5F083EP22 ,  5F083EP64 ,  5F083EP77 ,  5F083ER02 ,  5F083ER09 ,  5F083ER11 ,  5F083GA11 ,  5F083GA21 ,  5F083GA27 ,  5F083JA04 ,  5F083JA35 ,  5F083JA39 ,  5F083JA53 ,  5F083KA07 ,  5F083NA02 ,  5F083PR37 ,  5F083PR43 ,  5F083PR44 ,  5F083PR53 ,  5F083PR54 ,  5F101BA46 ,  5F101BB05 ,  5F101BC06 ,  5F101BC11 ,  5F101BD05 ,  5F101BD09 ,  5F101BD15 ,  5F101BD32 ,  5F101BD33 ,  5F101BD37 ,  5F101BE05 ,  5F101BE07 ,  5F101BF03 ,  5F101BH02 ,  5F101BH03 ,  5F101BH09 ,  5F101BH21