特許
J-GLOBAL ID：200903069146242591
表示装置の駆動回路
発明者：
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出願人/特許権者：
代理人 (1件)：
山本 秀策
公報種別：公開公報
出願番号（国際出願番号）：特願平4-032231
公開番号（公開出願番号）：特開平5-165438
出願日： 1992年02月19日
公開日（公表日）： 1993年07月02日
要約：
【要約】【構成】並行する複数のシフトレジスタ列を有しており、並列に配されたシフトレジスタセルの複数の出力が、論理ゲートを介して、出力される駆動回路である。各シフトレジスタ列は、複数のブロックに分割されており、各ブロックの出力は、論理ゲートを介して、隣のブロックに伝達される。【効果】シフトレジスタ群内の全ての列のシフトレジスタブロックに欠陥が発生し無い限り、駆動回路の機能の回復(救済)が可能となり、駆動回路の欠陥による表示装置の製造歩留り低下が防止される。論理回路としてORゲートが使用されている場合は、シフトレジスタブロックの出力がLOW(0)に固定されるような欠陥が生じても、駆動回路の機能は維持され、リペアが不要となる。
請求項（抜粋）：
直列に配された複数のシフトレジスタ群と、該複数のシフトレジスタ群のうちの隣接する2個のシフトレジスタ群を相互に接続する複数の第1論理回路と、該複数のシフトレジスタ群からの出力が入力される複数の第2論理回路とを備えており、該複数のシフトレジスタ群の各々は、並列に配された複数のシフトレジスタブロックを有し、該複数のシフトレジスタブロックの各々は、直列に接続された複数のシフトレジスタセルを有し、該複数のシフトレジスタセルの各々の出力は、他のシフトレジスタブロックに属するシフトレジスタセルであって該複数のシフトレジスタセルの各々に対応するシフトレジスタセルの出力とともに、該複数の第2論理回路のうちの対応する1つに入力される表示装置の駆動回路。
IPC (4件)：
G09G 3/36
, G02F 1/133 550
, G09G 3/20
, H01L 29/784
