特許

J-GLOBAL ID：200903069169320581

半導体メモリ装置の内部電圧発生回路

発明者： 金 三洙 ,  全 永鉉
出願人/特許権者： エル・ジー・セミコン・カンパニー・リミテッド
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-247206
公開番号（公開出願番号）：特開平8-147998
出願日： 1995年09月26日
公開日（公表日）： 1996年06月07日
要約：

【要約】【課題】 半導体製造工程中誤差が発生した場合においても、ヒステリシス特性によりバーンイン実験を迅速に行ない、センスアンプの動作時点で電圧降下を予め補償させ、半導体製造の生産性を向上し省エネルギ化を図り得る半導体メモリ装置の内部電圧発生回路を提供する。【解決手段】 半導体性能試験のバーンイン実験のとき、バーンイン入口電圧とバーンイン出口電圧間のヒステリシス特性により正常動作モードとバーンイン動作モード間の転換および還元作用が迅速に行なわれ、センスアンプの動作時点で内部電源電圧が予め増加し電圧降下が補償されるように半導体メモリ装置の内部電圧発生回路を構成する。

請求項（抜粋）：

半導体メモリ装置に内蔵されセンスアンプに接続された内部電圧発生回路であって、入力する外部電圧に対しバイアス用基準電圧を発生する第1基準電圧発生部(100)と、該第1基準電圧発生部(100)からの出力信号により、バーンインの実験時に外部電圧を検出する電圧レベル感知部(200)と、該電圧レベル感知部(200)から出力する電圧レベルを所定比率に増幅し基準電圧を発生する第2基準電圧発生部(300)と、待機モードのとき該第2基準電圧発生部(300)から出力した基準電圧と内部電源電圧とを比較しドライバを制御して内部電源電圧を調節する待機モード用差動増幅部(400)と、センスアンプの作動時点で前記第2基準電圧発生部(300)の基準電圧と内部電源電圧とを比較し、内部電源電圧の降下を補償するアクティブ用差動増幅部(500)と、から構成されることを特徴とする半導体メモリ装置の内部電圧発生回路。

IPC (3件)：

G11C 29/00 303 ,  G11C 11/413 ,  G11C 11/407

FI (2件)：

G11C 11/34 335 C ,  G11C 11/34 354 F