特許

J-GLOBAL ID：200903069189576337

半導体記憶装置

発明者： 大野 崇 ,  土井 均
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 大西 健治
公報種別：公開公報
出願番号（国際出願番号）：特願平11-020272
公開番号（公開出願番号）：特開2000-222875
出願日： 1999年01月28日
公開日（公表日）： 2000年08月11日
要約：

【要約】【解決手段】 メモリセルアレイを第1及び第4のメモリブロックに分割し、第1及び第3のメモリセルブロックからのデータは第1のデータ線に出力し、第2及び第4のメモリセルブロックからのデータは第2のデータ線に出力する半導体記憶装置であって、第1のブロック選択信号により、第1及び第3のメモリブロックが選択され、第1のメモリブロックからデータが第1のデータ線に出力され、第4のメモリブロックからデータが第2のデータ線に出力される。又、第2のブロック選択信号により、第2及び第3のメモリブロックが選択され、第2のメモリブロックからデータが第2のデータ線に出力され、第3のメモリブロックからデータが第1のデータ線に出力される。【効果】 第1のメモリブロック及び第3のメモリブロックでデータ線を共有し、第2のメモリブロック及び第4のメモリブロックでデータ線を共有とすることすることにより、回路面積が縮小する。

請求項（抜粋）：

ワード線と、前記ワード線に接続され、データを格納するメモリセルと、前記ワード線が選択されたとき、前記メモリセルに格納されたデータに基づく電位が与えられるビット線と、前記ビット線に与えられた電位を増幅するセンスアンプとをそれぞれ有する第1のメモリブロック、第2のメモリブロック、第3のメモリブロック及び第4のメモリブロックであって、前記第1のメモリセルブロックの前記ビット線と第1のデータ線との間に接続され、第1のカラム選択信号及び第1のブロック選択信号の信号値に応答して、導通状態となる第1の転送回路と、前記第2のメモリブロックの前記ビット線と第2のデータ線との間に接続され、第2のカラム選択信号及び第2のブロック選択信号の信号値に応答して、導通状態となる第2の転送回路と、前記第3のメモリブロックの前記ビット線と前記第1のデータ線との間に接続され、第3のカラム選択信号及び前記第2のブロック選択信号の信号値に応答して、導通状態となる第3の転送回路と、前記第4のメモリブロックの前記ビット線と前記第2のデータ線との間に接続され、第4のカラム選択信号及び前記第1のブロック選択信号の信号値に応答して、導通状態となる第4の転送回路とを有することを特徴とする半導体記憶装置。

IPC (3件)：

G11C 11/401 ,  G11C 11/409 ,  G11C 11/407

FI (4件)：

G11C 11/34 362 H ,  G11C 11/34 354 R ,  G11C 11/34 354 D ,  G11C 11/34 362 S

Fターム (6件)：

5B024AA07 ,  5B024BA10 ,  5B024BA13 ,  5B024BA21 ,  5B024CA16 ,  5B024CA27