特許

J-GLOBAL ID：200903069206888046

ALUにおけるサチュレ-ションフラグの発生時の遅延を軽減する方法および装置

発明者： ジェフリイ フランシス バーンズ ,  アレキサンダー ゴールドブスキー
出願人/特許権者： ルーセント テクノロジーズ インコーポレーテッド
代理人 (1件)： 岡部 正夫 (外11名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-019883
公開番号（公開出願番号）：特開2000-222172
出願日： 2000年01月28日
公開日（公表日）： 2000年08月11日
要約：

【要約】 (修正有)【課題】乗算器において前処理されたサチュレーションフラグを発生する。【解決手段】前処理されたサチュレーションフラグを発生するために、換算された積の第1のセットの最上位ビットのいくつかが結合されて、第1のサチュレーションフラグが発生し、換算された積の第2のセットの最上位ビットのいくつかが結合されて、第2のサチュレーションフラグが発生する。特定のサチュレーションフラグは、配列の下位サイドから受け取ったキャリーに基づいて選択される。サチュレーションフラグは、実質的に、換算された積の選択と同時に選択され、各々、配列の下位サイドから受け取ったキャリーに基づいている。

請求項（抜粋）：

乗算器において前処理されたサチュレーションフラグを発生する方法であって、部分積の配列を発生するステップと、換算された積の第1のセットを発生するために、第1の状態をとるものとして上記配列の最下位サイドからのキャリーアウトを仮定する上記配列の上位サイドにおいて、上記部分積を換算するステップと、換算された積の第2のセットを発生するために、第2の状態をとるものとして上記配列の最下位サイドからのキャリーアウトを仮定する上記配列の上位サイドにおいて、上記部分積を換算するステップと、上記配列の上位サイドの換算された積として、上記配列の最下位サイドからのキャリーアウトが第1の状態をとる場合は上記換算された積の第1のセットを選択し、上記配列の最下位サイドからのキャリーアウトが第2の状態をとる場合は上記換算された積の第2のセットを選択するステップと、上記換算された積の第1のセットのいくつかの最上位ビットを結合して、第1のサチュレーションフラグを発生すると共に、上記換算された積の第2のセットのいくつかの最上位ビットを結合して、第2のサチュレーションフラグを発生するステップと、上記配列の最下位サイドからのキャリーアウトが第1の状態をとる場合は、上記第1のサチュレーションフラグを選択し、上記配列の最下位サイドからのキャリーアウトが第2の状態をとる場合は、上記第2のサチュレーションフラグを選択するステップとからなる方法。

IPC (2件)：

G06F 7/00 ,  G06F 7/52 310

FI (2件)：

G06F 7/00 D ,  G06F 7/52 310 A