マルチプロセッサ装置

発明者：
出願人/特許権者：
代理人 (1件)：今村辰夫 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-266423
公開番号（公開出願番号）：特開2001-092801
出願日： 1999年09月21日
公開日（公表日）： 2001年04月06日
要約：

【要約】【課題】本発明はマルチプロセッサ装置に関し、プロセッサ間及びプロセッサとメモリ間の高速データ転送を実現する。【解決手段】複数のCPU(プロセッサ)と主記憶メモリ3とメモリ制御ユニット2を備え、各CPUと主記憶メモリ3との間にキャッシュメモリを備えた装置に、各エントリがアドレスの一部であるタグ部と、過去にそのラインがフェッチされた、或いは他のプロセッサから共有要求があったことを示す情報及びそのラインがムーブアウト、或いは無効化されたことを示す情報を含む入出力部を持つプリフェッチ予測表を有し、更にフェッチすべきキャッシュのラインに関してプリフェッチ予測表のタグ部との比較を行う比較手段と、投機的なムーブイン要求を生成し、生成した投機的なムーブイン要求を他のプロセッサに対して要求するMI要求手段を有するプリフェッチ予測部#0〜#(N-1)を備えた。

請求項（抜粋）：

複数のプロセッサと、メモリと、該メモリの制御を行うメモリ制御ユニットを備えると共に、各プロセッサとメモリとの間にキャッシュメモリを備えたマルチプロセッサ装置において、各エントリが、アドレスの一部であるタグ部と、過去にそのラインがフェッチされた、或いは他のプロセッサから共有要求があったことを示す情報、及びそのラインがムーブアウト、或いは無効化されたことを示す情報を含む入出力部を持つプリフェッチ予測表を有し、更に、フェッチすべきキャッシュメモリのラインに関して、前記プリフェッチ予測表のタグ部との比較を行う比較手段と、前記プリフェッチ予測表の情報に基づいて投機的なムーブイン要求を生成し、他のプロセッサに対して要求するムーブイン要求手段を有するプリフェッチ予測手段を備えていることを特徴とするマルチプロセッサ装置。

IPC (4件)：

G06F 15/177 682 , G06F 12/08 , G06F 12/08 310 , G06F 15/16 645

FI (7件)：

G06F 15/177 682 B , G06F 12/08 S , G06F 12/08 D , G06F 12/08 E , G06F 12/08 H , G06F 12/08 310 B , G06F 15/16 645

Fターム (12件)：

5B005JJ13 , 5B005KK14 , 5B005MM01 , 5B005NN12 , 5B005NN43 , 5B005NN53 , 5B005NN66 , 5B045BB12 , 5B045BB28 , 5B045BB34 , 5B045BB47 , 5B045DD12

前のページに戻る