特許

J-GLOBAL ID：200903069274214568

デジタルマッチドフィルタ

発明者： 高橋 義美
出願人/特許権者： 日本航空電子工業株式会社
代理人 (1件)： 草野 卓 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-244823
公開番号（公開出願番号）：特開平6-097775
出願日： 1992年09月14日
公開日（公表日）： 1994年04月08日
要約：

【要約】【目的】 回路構成を簡素化する。【構成】 フィルタには入力信号x(t) としてPN(擬似ランダム雑音性)符号が、また受信側参照用PN符号a1 ,a2 ,......am が与えられる。シフトレジスタSRは1段当たりの遅延時間がPN符号の1ビット幅Tに等しいm(受信側参照用PN符号のビット数)段で構成される。その各段の出力側より導出されるタップに乗算器M1 〜Mm がそれぞれ接続され、それらのタップ出力が参照用PN符号a1 ,a2 ,......またはam とそれぞれ乗算される。これら乗算器の出力は加算器S1 で加算され、その加算出力(図1C)は遅延回路DでT/2遅延され加算器S2 に入力される(図1D)。加算器S2 では加算器S1 の出力と遅延回路Dの出力とが加算されて入力x(t) の相関出力y(t) (図1E)が得られる。

請求項（抜粋）：

PN(擬似ランダム雑音性)符号が入力され、受信側参照用PN符号a1 ,a2 ,......am が与えられるタブルサンプリング方式のデジタルマッチドフィルタにおいて、1段当たりの遅延時間が前記PN符号の1ビット幅Tに等しいm(前記受信側参照用PN符号のビット数)段のシフトレジスタと、そのシフトレジスタの第1〜第m段の各出力側より導出されるタップにそれぞれ接続され、それらタップ出力を前記受信側参照用PN符号a1 ,a2 ,......またはam にそれぞれ乗算する第1乃至第m乗算器と、それら第1乃至第m乗算器の出力の総和を求める第1加算器と、その第1加算器の出力をT/2(Tは前記PN符号のビット幅)遅延させる遅延回路と、その遅延回路の出力及び前記第1加算器の出力を加算してフィルタ出力を得る第2加算器とより成る、デジタルマッチドフィルタ。

IPC (2件)：

H03H 17/02 ,  H04J 13/00