特許
J-GLOBAL ID：200903069305006080
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願平7-150028
公開番号（公開出願番号）：特開平9-008240
出願日： 1995年06月16日
公開日（公表日）： 1997年01月10日
要約：
【要約】【目的】 スタック型キャパシタの容量を確保することができる半導体装置の製造方法を提供する。【構成】 ライン状のマスクパターン23が形成された第1のフォトマスク21を用いて電極形成層12を介して基板11上に成膜したポジ型のレジスト膜13に露光を行い、レジスト膜13に第1パターン像23aを形成する。ライン状のマスクパターン33が形成された第2のフォトマスク31を用いてレジスト膜13に露光を行い、レジスト膜13に第1パターン像23aと交差する状態の第2パターン像33aを形成する。レジスト膜13の現像処理を行い、島状のレジストパターン13aを形成する。レジストパターン13aをマスクにして電極形成層12をエッチングし、基板11上に電極形成層12からなるスタック型キャパシタの電極12aを形成する。これによって、露光の際の露光光の回折の影響が少ない部分を利用して上面が矩形形状の電極12aを形成する。
請求項（抜粋）：
ライン状のマスクパターンが形成された第1のフォトマスクを用いて電極形成層を介して基板上に成膜したポジ型のレジスト膜に対して露光を行い、当該レジスト膜に第1パターン像を形成する工程と、ライン状のマスクパターンが形成された第2のフォトマスクを用いて前記レジスト膜に対して露光を行い、当該レジスト膜に前記第1パターン像と交差する状態で第2パターン像を形成する工程と、前記レジスト膜の現像処理を行い、前記第1パターン像と前記第2パターン像とが交差した部分に当該レジスト膜からなる島状のレジストパターンを形成する工程と、前記レジストパターンをマスクにして前記電極形成層をエッチングし、前記基板上に当該電極形成層からなるスタック型キャパシタの電極を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 27/108
, H01L 21/8242
, H01L 21/027
H01L 27/10 621 Z
, H01L 21/30 502 C
